KR940005801B1 - 화합물 반도체소자 및 그 제조방법 - Google Patents

화합물 반도체소자 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

화합물 반도체소자 및 그 제조방법
제1도는 종래기술에 따른 이종접합 바이폴라 트랜지스터(HBT)를 나타낸 수직단면도.
제2도는 종래기술에 따른 레이저 다이오드(LD)를 나타낸 수직단면도.
제3도는 이 발명에 따른 화합물 반도체 소자를 나타낸 수직단면도.
제4(a)도∼제4(c)도는 이 발명에 따른 화합물 반도체 소자의 제조공정을 나타낸 공정도이다.
이 발명은 화합물 반도체 장치 및 그 제조방법에 관한 것으로써, 특히 고출력 특성을 가지는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor; 이하 HBT라 칭함)와 광통신용등에 이용되는 레이저 다이오드(Laser Diode; 이하 LD라 칭함)를 동일한 기판에 집적시켜 형성하는 화합물 반도체 장치 및 그 제조방법에 관한 것이다.
최근 정보통신사회로 급격히 발전해감에 따라 초고속 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나, 기존 Si를 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다.
상기 화합물 반도체중 GaAs는 고전자이동도(High Electron Mobility), 고전자 속도 및 반절연성등의 우수한 전자물성특성을 갖고 있으므로 Si에 비해 동작속도가 빠르고 소비전력이 작으므로 군사용이나 우주통신에 유리하다. 따라서, GaAs의 우수한 물질특성을 이용하여 여러종류의 소자들이 개발되고 있다.
상기 개발소자에는 LD, 금속-반도체 전계효과 트랜지스터(Metal Semiconductor Field Effect Transistor; 이하, MESFET라 칭함), HBT 및 델타도프드 전계효과 트랜지스터(Delta Doped Field Effect Transistor; 이하, δ-FET라 칭함)등이 있다.
상기 HBT는 바이폴라 트랜지스터의 에미터(Emitter)와 베이스(Base) 사이의 이종접합을 이용하는 것으로 에미터의 에너지 밴드갭(Energy Bandgap)을 베이스의 에너지 밴드갭보다 크도록 한다. 따라서 정공(Hole)이 베이스에서 에미터로 유입되는 것을 방지하고, 전자가 에미터에서 베이스로 유입되는 것을 쉽게 하므로 에미터의 전자주입효율을 증가시켜 전류의 이동을 증가시킨다. 그리고 LD는 이득매질이 PN접합으로 이루어져 충분한 순방향을 전류를 흘려주면 접합부에 전자와 정공이 몰려들어 재결합에 의해 유도방출한다. 한현, 상기 LD MESFET, MEMT 및 δ-FET등의 능동소자와 캐패시터, 인덕터 및 저항등의 수동소자를 동일칩상에 형성하는 MNIC(Monolithic Microwave IC)와, 능동소자들중 광소자와 전자소자를 동일칩상에 형성한 OEIC(Optoelectro IC)가 제작되고 있다. 상기 NMIC와 OEIC는 소자의 크기가 작아지며, 외부의 충격에 강하고 가격면에서 유리하다.
제1도는 종래의 일반적인 자기정합(Self-aligned)형 HBT를 나타내는 단면도이다. 상기 HBT의 구조를 설명한다.
반절연성 GaAs기판(1)의 표면에 N+형 GaAs층(2)이 형성되어 있으며, 이 N+형 GaAs층(2)의 소정부분상에 N형 AlGaAs층(3), P+형 GaAs층(4), N형 AlGaAs(5) 및 N+형 GaAs층(6)이 메사에칭(Mesa etching)된 구조로 순차적으로 형성되어 있다. 상기에서 N+형 GaAs층(2)은 부콜렉터영역으로, N형 AlGaAs층(3)은 콜렉터(Collector)영역으로 P+형 GaAs층(4)은 베이스(Base)영역으로 N형 AlGaAs층(5)은 에미터영역으로, N+형 GaAs층(6)은 캡(Cap)층으로 이용된다. 또한, 상기 N+형 GaAs층(6) 상부의 소정부분에 Ge/Mo/W으로 이루어진 에미터 전극(9)이 형성되어 있고, P+ 이온주입영역(7)이 상기 에미터 전극(9)을 이온주입마스크(Ion Implantation Mask)로 이용하여 상기 N형 AlGaAs층(3)의 일부까지 겹쳐 형성되어 있다. 상기 에미터 전극(9)은 T자형으로 이루어져 상기 GaAs층(6)과 오믹접촉(Ohmic contact)을 이룬다. 또한, 상기 P+ 이온주입영역(7)이 표면에 Au/Mn으로 이루어진 베이스 전극(10)이 형성되어 있고, 상기 N+형 GaAs층(2)의 노출된 부분 사이에 Au/Ge/Ni로 이루어진 콜렉터 전극(11)이 형성되어 있다. 그리고, 상기 노출된 N+형 GaAs층(2)의 소정부분상에 H+ 또는 B+가 주입되어 형성된 소자분리영역(8)이 상기 반절연성 GaAs기판(1)의 일부분과 겹치도록 형성되어 있다.
상술한 구조의 HBT의 제조방법을 간단히 설명한다.
반절연성 GaAs기판(1)상에 N+형 GaAs층(2), N형 AlGaAs층(3), P+형 GaAs층(4), N형 AlGaAs층(5) 및 N+형 GaAs층(6)을 MBE(Molecular Beam Epitaxy)법 또는 MOCVD(Metal Organic Chemical Vapor Depostion)법에 의해 순차적으로 형성한다. 그 다음 Ge/Mo/W막을 형성한후 반응성 이온에칭(Reactive ion etching)으로 T자형의 에미터 전극(9)을 형성한다. 계속해서 상기 에미터 전극(9)을 마스크로 하여 Zn등의 P형 불순물을 이온주입한후 불순물이 활성화되도록 열처리하여 P+ 이온주입영역(7)을 형성한다. 이때, 상기 에미터 전극(9)과 N+형 GaAs층(6)은 오믹접촉을 이루게 된다. 그 다음 상기 P+ 이온주입영역(7) 및 에미터 전극(9)이 형성된 부분을 제외하고 메사에칭한다. 상기에서 N+형 GaAs층(2)의 일부분도 제거되도록 한다. 상기 노출된 N+형 GaAs층(2)의 소정부분에 리프트오프(life-off) 방법에 의해 Au/Ge/Ni로 콜렉터 전극(11)을 형성한후 이 N+형 GaAs층(2)에 B+ 또는 H+ 이온을 주입하여 이웃하는 트랜지스터와 전기적으로 분리시키는 소자분리영역(8)을 형성한다. 상기에서 소자분리영역(8)은 상기 반절연성 GaAs기판(1)과 일부분이 겹쳐서 형성된다. 계속해서, 상기 P+ 이온주입영역(7)의 표면에 리프트오프 방법에 의해 Au/Mn으로 베이스 전극(10)을 형성한후 열처리하여 오믹접촉을 이루도록 한다.
제2도는 종래의 LD의 구조를 나타내는 수직단면도이다. 상기 LD의 구조를 상세히 설명한다.
N+형 GaAs기판(21)의 표면에 N형 AlGaAs층(22), N형 GaAs층(23), P형 AlGaAs층(24) 및 P+형 GaAs층(25)이 적층되어 있다. 상기에서 N형 AlGaAs층(22) 및 P형 GaAs층(24)은 클래드층으로, N형 GaAs층(23)은 활성층으로, P+형 GaAs층(22)과 P형 AlGaAs층(24)은 N형 GaAs층(23)보다 에너지 밴드갭(Energy Bandgap)은 크고 광굴절률은 작아야 한다. 또한, 상기 P+형 GaAs층(23) 표면상의 소정부분을 제외하고 SiO2등으로 절연막(27)이 형성되어 있고, 이 절연막(27)의 하부에는 상기 N형 AlGaAs층(22)과 겹치도록 H 또는 B이온이 주입되어 형성된 고저항영역(26)이 있다. 그리고, 전술한 구조의 전표면과 N+형 GaAs기판(1)의 하부에 P형 전극(28)과 N형 전극(29)이 각각 형성되어 있다. 상기의 절연막(27)과 고저항영역(26)은 전류주입을 제한하여 이득을 크게한다.
상술한 구조의 LD의 제조방법을 상세히 설명한다.
N+형 AlGaAs기판(21)상에 N형 AlGaAs층(22), N형 GaAs층(23), P형 AlGaAs층(24) 및 P+형 GaAs(25)을 MBE 또는 MOCVD등의 방법에 의해 순차적으로 형성한다. 그 다음 상기 P+형 GaAs층(25)의 소정부분을 제외한 부분에 상기 N형 AlGaAs층(22)과 겹치도록 H 또는 B의 이온을 주입한 후 열처리하여 고저항영역(26)을 형성한다. 계속하여, 상기 고저항영역(26)의 상부에 SiO2등으로 절연막(27)을 형성한다. 그 다음, 상기 전표면에 P형 전극(28)과, N+형 GaAs기판(21)의 하부표면에 N형 전극(29)을 각각 형성한다. 상기 HBT와 LD는 광파를 통신 매체로 사용하는 시스템에 사용한다. 즉, 상기 시스템에서 LD는 광파에 신호를 싣고, HBT는 고출력 증폭하여 이 LD의 구동을 용이하게 한다. 따라서, 종래에는 고출력 증폭소자인 HBT와 LD를 하이브리드(Hybrid)화하여 통신시스템에서 사용하였다.
그러나, HBT와 LD를 하이브리드화하면 전력소모가 크고 고집적화가 불가능한 문제점이 있었다. 또한, 개별 HBT와 LD를 하이브리드화함으로써 제조원가가 상승하는 문제점이 있었다.
따라서, 이 발명의 첫번째 목적은 제조원가가 절감되며 저소비전력 및 고집적화를 이룰 수 있는 화합물 반도체 소자를 제공함에 있다.
이 발명의 두번째 목적은 상기와 같은 화합물 반도체 소자의 제조방법을 제공함에 있다.
상기의 첫번째 목적을 달성하기 위하여 이 발명은 이종접합 바이폴라 트랜지스터의 레이저 다이오드를 구비한 화합물 반도체 소자에 있어서, 반절연성 화합물 반도체 기판상의 전표면에 형성되어 이종접합 바이폴라 트랜지스터의 부콜렉터영역 및 레이저 다이오드의 기판이 되는 제1도전형의 제1반도체층과, 상기 제1반도체층의 이종접합 바이폴라 트랜지스터의 영역상에 형성되며 콜렉터 영역이 되는 제1도전형의 제2반도체층과, 상기 제2반도체층의 상부에 형성되며 베이스영역이 되는 제2도전형의 제3반도체층과, 상기 제3반도체층의 상부에 형성되며 에미터영역이 되는 제1도전형의 제4반도체층과, 상기 제4반도체층의 상부에 형성되며 캡층이 되는 제1도전형의 제5반도체층과, 상기 제5반도체층 상부의 소정부분에 형성된 T자형의 에미터 전극과, 상기 에미터 전극을 이온주입마스크로 이용하여 상기 제2반도체층과 소정두께가 겹치도록 형성된 제2도전형의 이온주입영역과, 상기 이온주입영역의 상부에 형성된 베이스 전극과, 상기 노출된 제1반도체층상의 일측에 상기 반절연성 화합물 반도체 기판과 겹치도록 형성된 소자분리영역과, 상기 이종접합 바이폴라 트랜지스터영역과 홈에 의해 소정거리 이격되어 제1반도체층의 레이저 다이오드의 영역상에 형성되며 제1도전형의 클래드층이 되는 제2반도체층과, 상기 제2반도체층의 상부에 형성되며 활성층이 되는 제1 또는 제2도전형의 제6반도체층과, 상기 제6반도체층의 상부에 형성되며 제2도전형의 클래드층이 되는 제7반도체층과, 상기 제7반도체층의 상부에 형성되며 캡층이 되는 제2도전형의 제8반도체층과, 상기 제8반도체층상의 소정부분을 제외한 영역상에 형성된 절연막과, 상기 절연막의 상부에 형성되며 상기 제8반도체층의 소정부분과 접촉된 제2도전형 전극과, 상기 절연막의 하부에 상기 제2반도체층과 겹치도록 형성된 고저항영역과, 상기 이종접합 트랜지스터의 영역과 레이저 다이오드의 영역 사이의 노출된 제1반도체 기판상에 형성되며 이종접합 바이폴라 트랜지스터의 콜렉터 전극 및 레이저 다이오드의 제1도전형 전극으로 이용되는 공통전극으로 구성됨을 특징으로 한다.
상기의 두번째 목적을 달성하기 위하여 이 발명은 이종접합 바이폴라 트랜지스터와 레이저 다이오드를 구비한 화합물 반도체소자의 제조방법에 있어서, 반절연성 화합물 반도체 기판의 전표면에 제1,제2,제3,제4 및 제5반도체층을 순차적으로 형성한후 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드의 영역을 제외한 부분을 메사에칭하여 제1반도체층을 노출시키는 공정과, 상기 레이저 다이오드의 영역의 제5,제4 및 제3반도체층을 선택적 에칭하는 공정과, 전술한 구조의 전표면에 제6,제7 및 제8반도체층을 순차적으로 형성하는 공정과, 상기 레이저 다이오드의 영역이외의 영역에 형성된 제8,제7 및 제6반도체층을 선택적 에칭하는 공정과, 상기 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드의 영역사이 이외의 노출된 제1반도체층 및 상기 제8반도체층의 소정부분을 제외한 부분에 이온주입하여 소자분리영역과 고저항영역을 형성하는 공정과, 상기 고저항영역의 상부에 절연막을 형성하는 공정과, 상기 제5반도체층의 상부에 T자형의 에미터 전극을 형성하는 공정과, 상기 에미터 전극을 이온주입마스크로 이용하여 상기 제2반도체층과 겹치도록 제2도전형의 이온주입영역을 형성하는 공정과, 상기 제2도전형의 이온주입영역상에 베이스 전극을 형성하는 공정과, 상기 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드영역 사이의 노출된 제1반도체층의 표면에 공통전극을 형성함과 동시에 상기 절연막의 상부에 상기 제8반도체층의 소정부분과 접촉되는 제2도전형 전극을 형성하는 공정으로 이루어짐을 특징으로 한다.
이하, 이 발명에 따른 화합물 반도체 소자 및 그 제조방법에 따른 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 이 발명에 따른 화합물 반도체 소자를 나타낸 수직단면도이다. 상기 화합물 반도체 장치는 자기정합형 HBT와 LD를 동일칩상에 형성한 OEIC이다. 상기 OEIC의 구조를 설명한다. 상기 OEIC는 HBT가 형성되는 영역(H)과 LD가 형성되어 있는 영역(L)으로 나뉘어진다. 반절연성 GaAs기판(31)과 HBT의 LD의 공통기판이 된다. 상기 반절연성 GaAs기판(31) 표면의 영역(H)에는 제1 N+형 GaAs층(제1반도체층; 33)이 형성되어 있으며, 이 제1 N+형 GaAs층(33)의 소정부분상에 제1 N형 AlGaAs층(제2반도체층; 35), P+형 GaAs층(제3반도체층; 37), 제2 N형 AlGaAs층(제4반도체층; 39) 및 제2 N+형 GaAs층(제5반도체층; 41)이 메사에칭된 구조로 순차적으로 형성되어 있다. 상기에서 제1 N+형 GaAs층(33)은 부콜렉터영역으로 제1 N+형 AlGaAs층(35)은 콜렉터영역으로, P+형 GaAs층(37)은 베이스영역으로, 제2 N+형 AlGaAs층(39)은 에미터영역으로 제2 N+형 GaAs층(41)은 캡층으로 이용된다. 또한, 상기 제2 N+형 GaAs층(41) 상부의 소정부분에 Ge/Mo/W으로 이루어진 에미터 전극(47)이 형성되어 있고, 이 에미터 전극(47)을 이온주입마스크로 형성된 P+ 이온주입영역(43)이 상기 제1 N형 AlGaAs층(35)의 일부분과 겹쳐있다. 상기 에미터 전극(47)은 T자형으로 이루어져 상기 제2 N+형 GaAs층(43)과 오믹접촉을 이루고 있다.
또한, 상기 P+ 이온주입영역(43)의 표면에 Au/Mn으로 이루어진 베이스 전극(48)이 형성되어 있다. 상기 베이스 전극(48)은 상기 P+ 이온주입영역(43)과 오믹접촉을 이룬다. 그리고, 상기 제1 N+형 GaAs층(33)이 노출된 부분의 일측에 B+ 또는 H+가 주입된 소자분리영역(45)이 형성되어 있다. 상기 소자분리영역(45)은 이웃하는 소자들과 전기적으로 분리하기 위한 것으로 상기 반절연성 GaAs기판(31)의 일부분과 겹쳐 형성되어 있다. 또한, 상기 영역(L)의 반절연성 GaAs기판(31)상에 제1 N형 AlGaAs층(35)이 형성되어 있다. 상기 제1 N형 AlGaAs층(35)은 LD의 제1클래드층이 된다. 또한, 상기 제1 N형 AlGaAs층(35)의 상부에는 GaAs층(제6반도체층; 53), P형 AlGaAs층(제7반도체층; 55) 및 P+형 GaAs층(제8반도체층; 57)이 적층되어 있다. 상기 GaAs층(53)은 활성층으로 이용되는 것으로 N형 또는 P형 불순물로 도핑되어 있으며, 상기 P형 AlGaAs층(55) 및 P+형 GaAs층(57)은 제2클래드층 및 캡층으로 각각 이용된다.
그리고 상기 P+형 GaAs(57)의 상부에 소정부분을 제외하고 절연막(61)이 형성되어 있고, 상기 절연막(61)의 하부에는 상기 제1 N형 AlGaAs층(35)과 겹치도록 H 또는 B이온을 주입하여 형성된 고저항영역(59)이 형성되어 있다. 상기에서 절연막(61)과 고저항영역(59)은 전류주입을 제한하여 발진개시전류를 크게 낮출 수 있다. 그리고, 상기 절연막(61)의 상부에 소정부분이 상기 P+형 GaAs층(57)과 오믹접촉을 이루는 P형 전극(63)이 형성되어 있다. 상기 홈(51)은 제1 N+형 GaAs층(33)이 노출되도록 형성되며, 이 제1 N+형 GaAs층(33)의 상부에 HBT의 콜렉터 전극 및 LD의 N형 전극으로 이용되는 공통전극(49)이 형성되어 있다. 상기 공통전극(49)은 제1 N+형 GaAs층(33)과 오믹접촉을 이룬다.
제4(a)도∼제4(c)도는 이 발명에 따른 모노리틱화한 화합물 반도체 소자의 제조공정도이다.
제4(a)도를 참조하면, 반절연성 GaAs기판(31)상의 전표면에 5000Å 정도의 제1 N+형 GaAs층(33), 3500Å 정도의 제1 N형 AlGaAs층(15), 1500Å 정도의 P+형 GaAs층(37), 3500Å 정도의 제2 N형 AlGaAs층(39) 및 1000Å 정도의 제2 N+형 GaAs층(41)을 MBE방법 또는 MOCVD방법에 의해 순차적으로 형성한다. 그 다음, HBT의 영역(H)과 LD의 영역(L)을 제외한 나머지 영역의 제2 N+형 GaAs층(41), 제2 N형 AlGaAs층(39), P+형 GaAs층(37), 제1 N형 AlGaAs층(35)를 메사에칭한다. 이때, 상기 제1 N+형 GaAs층(33)도 소정두께가 제거된다. 계속해서, 상기 영역(L)의 제2 N+형 GaAs층(41), 제2 N형 AlGaAs층(39) 및 P+형 GaAs층(37)을 선택적으로 에칭하여 상기 제1 N형 AlGaAs층(35)의 표면을 노출시킨다.
제4(b)도를 참조하면, 상술한 구조의 전표면에 1000Å 정도의 GaAs층(53), 4000Å 정도의 P형 AlGaAs층(55) 및 1000Å 정도의 제2 P+형 GaAs층(57)을 MBE방법 또는 MOCVD방법에 의해 순차적으로 형성한다. 상기 GaAs층(53)은 LD의 활성층으로 이용되는 N형 또는 P형의 불순물로 도핑된다. 그 다음, 상기 영역(L)의 이외의 영역에 형성된 제2 P+형 GaAs층(47), P형 AlGaAs층(55) 및 GaAs층(53)을 제거한다. 상기에서 MBE방법이나 MOCVD방법으로 형성되는 층들은 표면의 토포그래피(Topography)와 무관하게 일정한 두께로 형성됨으로 영역(L)을 한정하기 위한 메사에칭시 나머지 영역의 충돌을 정확하게 제거할 수 있다. 또한, LD는 이종접합면에서 에너지 밴드갭의 급준성(Abruptness)과 상기 GaAs층(53)의 두께를 정확하게 제어하여야 하므로 상기 각층들의 성장온도를 낮게 한다.
제4(c)도를 참조하면, 상기 홈(51)이 형성되지 않은 노출된 제1 N+형 GaAs층(33)과 상기 제2 P+형 GaAs층(57)의 소정부분을 제외한 나머지부분에 500KeV∼1MeV 정도의 에너지로 H이온 또는 B이온등을 주입한후 열처리하여 소자분리영역(45)과 고저항영역(59)을 형성한다. 그 다음 스퍼터링(Supttering)이나 CVD(Chemical Vapor Deposition)방법등에 의해 상기 고저항영역(59)의 상부에 SiO2또는 Al2O3등의 절연막(61)을 형성한다. 계속해서 상기 제2 N+형 GaAs층(41)의 표면상에 Ge/Mo/W의 금속막을 형성한후 반응성 이온에칭에 의해 T자형의 에미터 전극(47)을 형성한다. 상기에서 에미터 전극(47)은 상기 제2 N+형 GaAs층(41)과 오믹접촉을 이루게 된다. 계속해서, 상기 에미터 전극(47)을 이온주입마스크로 하여 상기 노출된 제2 N+형 GaAs층(41)상에 500KeV∼1MeV 정도의 에너지의 Zn등의 P형 불순물을 이온주입한후 열처리하여 P+형 이온주입영역(43)의 상부에 통상의 리프트오프방법으로 베이스 전극(48)을 형성한다. 상기 베이스 전극(48)은 Au/Mn으로 이루어지며 상기 P+ 이온주입영역(43)과 오믹접촉을 이룬다. 계속해서, 상기 영역(H)과 영역(L) 사이의 노출된 제1 N+형 GaAs층(33)의 표면과 상기 절연막(61)상에 공통전극(49) 및 LD의 P형 전극(63)를 형성한다. 상기 공통전극(49)과 P형 전극(63)은 오믹금속, 예를들면 Au/Ge/Ni로 형성한다. 또한, 상기 공통전극(49)은 HBT의 콜렉터 전극 및 LD의 N형 전극으로 이용된다.
상술한 바와 같이 HBT와 LD를 한개의 칩상에 집적화시켜 광통신에 사용하면 LD에서 발생된 광을 HBT에 의해 고출력 증폭할 수 있다.
따라서, 이 발병은 HBT와 LD를 OEIC로 형성함으로써 저소비전력, 원가절감 및 고집적화에 이점이 있다.
또한, 이 발명의 실시예를 GaAs계열 물질로 보였으나 이 발명의 사상과 틀림이 없이 InP계열등의 화합물 반도체로 형성할 수 있다.

Claims (7)

  1. 이종접합 바이폴라 트랜지스터와 레이저 다이오드를 구비한 화합물 반도체 소자에 있어서, 반절연성 화합물 반도체 기판상의 전표면에 형성된 이종접합 바이폴라 트랜지스터의 부콜렉터영역 및 레이저 다이오드의 기판이 되는 제1도전형의 제1반도체층과, 상기 제1반도체층의 이종접합 바이폴라 트랜지스터의 영역상에 형성되며 콜렉터영역이 되는 제1도전형의 제2반도체층과, 상기 제2반도체층의 상부에 형성되며 베이스영역이 되는 제2도전형의 제3반도체층과, 상기 제3반도체층의 상부에 형성되며 에미터영역이 되는 제1도전형의 제4반도체층과; 상기 제4반도체층의 상부에 형성되며 캡층이 되는 제1도전형의 제5반도체층과, 상기 제5반도체층 상부의 소정부분에 형성된 T자형의 에미터 전극과, 상기 에미터 전극을 이온주입마스크로 이용하여 상기 제2반도체층과 소정두께가 겹치도록 형성된 제2도전형의 이온주입영역과, 상기 이온주입영역의 상부에 형성된 베이스 전극과, 상기 노출된 제1반도체층상의 일측에 상기 반절연성 화합물 반도체 기판과 겹치도록 형성된 소자분리영역과, 상기 이종접합 바이폴라 트랜지스터 영역과 홈에 의해 소정거리 이격되어 제1반도체층의 레이저 다이오드의 영역상에 형성되며 제1도전형의 클래드층이 되는 제2반도체층과, 상기 제2반도체층의 상부에 형성되며 활성층이 되는 제1 또는 제2도전형의 제6반도체층과, 상기 제6반도체층의 상부에 형성되며 제2도전형의 클래드층이 되는 제7반도체층과, 상기 제7반도체층의 상부에 형성되며 캡층이 되는 제2도전형의 제8반도체층과, 상기 제8반도체층상의 소정부분을 제외한 영역상에 형성된 절연막과, 상기 절연막의 상부에 형성되며 상기 제8반도체층의 소정부분과 접촉되는 제2도전형 전극과, 상기 절연막의 하부에 상기 제2반도체층과 겹치도록 형성된 고저항영역과, 상기 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드의 영역 사이의 노출된 제1반도체 기판상에 형성되며 이종접합 바이폴라 트랜지스터의 콜렉터 전극 및 레이저 다이오드의 제1도전형 전극으로 이용되는 공통전극으로 구성됨을 특징으로 하는 화합물 반도체 소자.
  2. 제1항에 있어서, 상기 소자분리영역 및 고저항영역은 B 또는 H이온주입영역임을 특징으로 하는 화합물 반도체 소자.
  3. 제1항에 있어서, 상기 절연막은 SiO2또는 Al2O3임을 특징으로 하는 화합물 반도체 소자.
  4. 이종접합 바이폴라 트랜지스터의 레이저 다이오드를 구비한 화합물 반도체 소자의 제조방법에 있어서, 반절연성 화합물 반도체 기판의 전표면에 제1,제2,제3,제4 및 제5반도체층을 순차적으로 형성한후 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드의 영역을 제외한 부분을 메사에칭하여 제1반도체층을 노출시키는 공정과, 상기 레이저 다이오드의 영역의 제5,제4 및 제3반도체층을 선택적으로 에칭하는 공정과, 전술한 구조의 전표면에 제6,제7 및 제8반도체층을 순차적으로 형성하는 공정과, 상기 레이저 다이오드의 영역이외의 영역에 형성된 제8,제7 및 제6반도체층을 선택적 에칭하는 공정과, 상기 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드의 영역사이 이외의 노출된 제1반도체층 및 상기 제8반도체층의 소정부분을 제외한 부분에 이온주입하여 소자분리영역과 고저항영역을 형성하는 공정과, 상기 고저항영역의 상부에 절연막을 형성하는 공정과, 상기 제5반도체층의 상부에 T자형의 에미터 전극을 형성하는 공정과, 상기 에미터 전극을 이온주입마스크로 이용하여 상기 제2반도체층과 겹치도록 제2도전형의 이온주입영역을 형성하는 공정과, 상기 제2도전형의 이온주입영역상에 베이스 전극을 형성하는 공정과, 상기 이종접합 바이폴라 트랜지스터의 영역과 레이저 다이오드의 영역 사이의 노출된 제1반도체층의 표면에 공통전극을 형성함과 동시에 상기 절연막의 상부에 상기 제8반도체층의 소정부분과 접촉되는 제2도전형 전극을 형성하는 공정으로 이루어짐을 특징으로 하는 화합물 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 제1,제2,제4 및 제5반도체층은 제1도전형의 층이고, 상기 제3,제7 및 제8반도체층은 제2도전형의 층으로 형성하는 것을 특징으로 하는 화합물 반도체 소자의 제조방법.
  6. 제4항 또는 제5항에 있어서, 상기 제1도전형은 N형이고, 제2도전형은 P형임을 특징으로 하는 화합물 반도체 소자의 제조방법.
  7. 제4항에 있어서, 상기 제6반도체층은 도전형이 N형 또는 P형중 어느 하나임을 특징으로 하는 화합물 반도체 소자의 제조방법.
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