KR860006842A - 이질접합 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents

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Abstract

내용 없음

Description

이질접합 바이폴라 트랜지스터 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 제1도의 이질접합 바이폴라 트랜지스터의 에미터 베이스 접합의 주변길이대 면적비 s에 상관하는 m값(추후 한정됨)의 그래프. 제3도는 본 발명에 의한 이질접합 바이폴라 트랜지스터의 개략측단면도. 제4도는 제3도의 이질접합 트랜지스터의 밴드도표.

Claims (11)

  1. 제1도전형의 제1반도체층과, 상기 제1 반도체층상의 제1 도전형에 반대되는 제2도전형의 제2반도체층과, 제2반도체층상에서 제1 도전형이며, 제2반도체층과 이질접합을 형성하며 또한 제2 반도체층의 것보다 더 넓은 밴드갭을 갖는 반도체로서 제2반도체층의 일부분이 겹쳐지지 않는 제3 반도체층과, 제3반도체층에 의해 겹쳐지지 않는 제2반도체층의 부분과 제3반도체층간의 전체경계를 따라 제2도전형을 가짐으로서 제1도전형의 제2반도체층과 제2도전형의 제3반도체층에 의해 형성된 접합의 외주변이 반도체층들을 외부로 노출시키지 않는 그러한 제3반도체층의 영역과, 제1반도체층과 전기적으로 연결된 제1전극과, 제2반도체층위에서 그와 접촉되는 제2전극과, 그리고 제1도전형의 제3반도체층위의 제3전극층을 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터.
  2. 제1항에서, 제2도전형을 갖는 상기 제3반도체층의 상기 영역이 제1도전형을 갖는 제3반도체층의 나머지 영역을 완전히 둘러싸고 있는 것이 특징인 이질접합 바이폴라 트랜지스터.
  3. 제1항서, 제1도전형의 상기 제2반도체층과 제2도전형의 상기 제3반도체층에 의해 형성된 접합이 제2 도전형을 갖는 상기 제3반도체층의 상기 절연영역 또는 상기 영역에 의해 완전히 둘러싸이도록 상기 제3 및 제2반도체층들의 영역내에 형성된 절연층을 더 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터.
  4. 제1항에서, 상기 제3반도체층은 상기 제2반도체층과 상기 제3반도체층의 상기 몸체간의 그레이딩반도체층과 상기 제3반도체층의 몸체를 포함하며, 또한 상기 그레이딩반도체층은 상기 제3 반도체층의 것과 상기 제3반도체층의 상기 몸체의 것간에서 점진적으로 변화하는 격자상수를 갖고 있는 것이 특징인 이질접합 바이폴라 트랜지스터.
  5. 제1항에서, 상기 제3반도체층과 상기 제3 전극간의 제1도전형의 제4반도체층을 더 포함하되, 상기 제4반도체층은 상기 제3반도체층의 것보다 도우프된 불순물의 농도가 더 높은 것이 특징인 이질접합 바이폴라 트랜지스터.
  6. 제1항에서, 제2도전형을 갖는 상기 제3반도체층의 상기 영역과, 제2도전형을 갖는 상기 제3반도체층의 상기 영역 바로 아래의 상기 제2반도체층의 영역과, 그리고 상기 제3반도체층에 의해 겹쳐지지 않는 상기 제2반도체층의 상기 부분이 제1도전형을 갖는 상기 제3반도체층 바로 아래의 상기 제2반도체층의 나머지 영역의 것보다 더 높은 도우프된 불순물 농도를 갖는 것이 특징인 바이폴라 트랜지스터.
  7. 제1항에서, 상기 제1 및 제2 반도체층들은 갈리움아세나이드이고 또한 상기 제3반도체층은 알미늄갈리움아세나이드인 것이 특징인 이질접합 바이폴라 트랜지스터.
  8. 제1항에서, 상기 제1반도체층은 상기 제2반도체층과 이질접합을 형성하며 또한 상기 제2반도체층의 것보다 더 넓은 밴드갭을 갖는 것이 특징인 이질접합 바이폴라 트랜지스터.
  9. 제8항에서, 상기 제1 및 제3반도체층들은 알미늄 갈리움 아세나이드이고 그리고 제2반도체층은 갈리움아세나이드인 것이 특징인 이질접합 바이폴라 트랜지스터.
  10. 제1도전형의 제1반도체층을 형성하는 단계와, 제1반도체층상에 제1도전형에 반대되는 제2도전형의 제2반도체층을 형성하는 단계와, 제2반도체층과 이질접합을 형성하며 또한 제2 반도체층의 밴드갭보다 더 넓은 밴드갭을 갖는 반도체층으로서 제2반도체층상에 제1도전형의 제3반도체층을 형성하는 단계와, 제2반도체층의 일부분이 노출되고, 제3반도체층에 의해 겹쳐지지 않도록 제3반도체층의 일부분을 선택적으로 제거하는 단계와, 제3반도체층의 영역의 도전형을 제2도전형으로 변환시키도록 제3반도체층과 제2반도체층의 노출된 부분간의 전체경계를 따라 연장되는 제3반도체층의 영역내로 불순물을 도우핑시키는 단계와, 제1반도체층과 전기적으로 연결된 제1전극을 형성하는 단계와, 노출된 영역내의 제2반도체층위에서 그와 접촉상태로 제2전극을 형성하는 단계와, 그리고 제3반도체층위에 제3전극을 형성하는 단계를 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터의 제조방법.
  11. 제10항에서, 상기 제3반도체층과 상기 제2반도체간의 경계의 능동영역이 상기 절연부분들과 상기 도우프된 영역에 의해 전체적으로 둘러싸여 있도록 제3 및 제2층들의 부분들을 절연시켜주는 단계를 더 포함하는 것이 특징인 이질접합 바이폴라 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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