KR960015901A - 바이폴라 트랜지스터, 바이폴라 트랜지스터가 있는 반도체 장치 및 그 제조방법 - Google Patents

바이폴라 트랜지스터, 바이폴라 트랜지스터가 있는 반도체 장치 및 그 제조방법 Download PDF

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KR960015901A KR1019950035427A KR19950035427A KR960015901A KR 960015901 A KR960015901 A KR 960015901A KR 1019950035427 A KR1019950035427 A KR 1019950035427A KR 19950035427 A KR19950035427 A KR 19950035427A KR 960015901 A KR960015901 A KR 960015901A
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Abstract

n-형 엑피텍셜층(14)은 p-형 실리콘 기판의 주표면에 형성된다. n-형 매립확산층(2a)은 p-형 실리콘 기판(1)과 n-형 엑피택셜층(4)의 경계부에 형성된다. n-형 확산층(5)은 n-형 매립확산층(2a)위에 배열된 n-형 엑피택셜층(4)의 표면에 형성된다. p-형 확산층(16a)은n-형 확산층(5)의 측단부를 에워싸게 형성된다. p-형 매립확산층(3a)은 n-형 매립확산층(2a)내에 저면을 가지고, p-형 확산층(16a)의 측단부의 내부에 그 측단부를 가지게 형성된다. 수직 pnp 바이폴라 트랜지스터(18)의 콜랙터 영역은 p-형 매립확산층(3a)과 p-형 확산층(16a)으로 구성된다. pnp 바이폴라 트랜지스터(18)의 에미터 영역으로 이용되는 p-형 확산층(Ub)은 n-형 확산층(5)의 표면에 형성된다. 그래서, 수직 pnp 바이폴라 트랜지스터를 가지는 반도체 장치는 그 제조 코스트를 절약할 수 있고 그 신뢰성을 높일 수 있다.

Description

바이폴라 트랜지스터, 바이폴라 트랜지스터가 있는 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 종 pnp 바이폴라 트랜지스터를 가지는 반도체 장치를 나타낸 단면도.

Claims (26)

  1. 주표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면상에 형성된 제2도전형의 반도체층(4)과, 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 형성된 제2도전형의 매립확산층(2a)과, 상기 매립확산층(2a)상에 위치하는 상기 반도체층(4) 표면에 형성된 제2도전형의 매립확산 베이스 영역(5)과, 상기 베이스 영역(5)의 측단부를, 에워싼 상기 반도체층(4)을 관통해서 상기 매립확산층(2a)에 달하는 환상의 제1도전형의 제1영역(16a)과, 상기 제1영역(16a)의 외주하단부를 제외한 상기 제1영역(16a)의 하단부와 겹쳐지는 상기 매립확산층(2a)내에 저면을 가지도록 형성된 제1도전형의 제2영역(3a)으로 구성되는 콜랙터영역과, 상기 베이스 영역(5)표면에 형성된 제1도전형의 에미터 영역(1lb)을 구비하는 바이폴라 트랜지스터.
  2. 주표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체 기판의 주표면상에 형성된 제2도전형의 반도체층(4)과, 상기 반도체 기판(4)과 상기 반도체층(1)과의 경계부에 간격을 두고 형성되어 같은 농도의 제2도전형의 불순물을 포함하는 제1과 제2의 매립확산층(2,2a)과, 상기 제1의 매립확산층(2)상에 위치하는 상기 반도체층(4)표면에 형성된 제1도전형의 제1베이스 영역(8)과, 상기 제1베이스 영역(8)표면에 형성된 제2도전형의 제1에미터 영역(9a)과, 상기 제1베이스 영역(8)의 주위에 위치하여 제1콜렉터 영역으로 해서 기능하는 상기 반도체층(4)내의 영역을 에워싸고, 상기 반도체층(4)을 관통해서 상기 반도체 기판(l)에 말하는 제1도전형의 소자분리영역(16)과, 상기 제2의 매립확산층(2a)상에 위치하는 상기 반도체층(4)표면에 형성된 제2도전형의 제2베이스 영역(5)과, 상기 제2베이스 영역(5)의 표면에 형성된 제1도전형의 제2에미터 영역(11b)과, 상기 제2베이스 영역(5)의 측단부를 에워싸는 상기 반도체층(4)을 관통해서 상기 제2매립확산층(2a)에 달하는 환상의 제1도전형의 제1영역(1斑)과, 상기 제1영역의 외주하단부를 제외한 상기 제1영역(16a)의 하단부와 겹치는 상기 제2매립확산층(2a)내에 저면을 가지도록 형성된 제1도전형의 제2영역(3a)으로 구성되는 제2콜랙터영역을 구비한 바이폴라 트랜지스터를 가지는 반도체 장치.
  3. 주표면을 가지는 제1도전형 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 제2도전형의 반도제층(4)과, 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 형성된 제2도전형의 매립확산층(2a)과, 상기 매립확산층(2a)상에 위치하는 상기 반도체층(4)표면에 형성된 제2도전형의 베이스 영역(5)과, 상기 베이스영역(5)의 측단부를 에워싼 상기 반도체층(4)올 관통해서 상기 매립확산층(2a)에 달하는 환상의 하단부를 가지고, 상기 환상의 하단부에서 코너부에 포함되는 제1도전형의 불순물농도가 상기 코너부와 인접하는 상기 하단부에 포함되는 제1도전형의 불순물농도보다도 낮은 제1도전형의 제1영역(16a)과, 상기 제1영역(16)의 적어도 내주하단부와 겹치는 상기 매립확산층내에 저면을 가지도록 형성된 제1도전형의 제2영역(3a)으로 구성된 콜렉터 영역과, 상기 베이스 영역(5)의 표면에 형성된 제1도전형의 에미터 영역(1lb)-문 구비한 바이폴라 트랜지스터.
  4. 제3항에 있어서, 상기 제2영역(3a)은 상기 제1영역(16a)의 외주하단부를 제외한 상기 제1영역(16a)의 하단부에 겹치는 바이폴라 트랜지스터.
  5. 주표면을 가지는 제1도전형 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 제2도전형의 반도체층(4)과, 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 형성된 제2도전형의 매립확산층(2a)과, 상기 매립확산층(2a)상에 위치하는상기 반도체층(4)표면에 형성된 제2도전형의 베이스 영역(5)과, 상기 베이스영역(5)의 저부아래에 상기 매립확산층(2a)내에 저면을 가지도록 형성된 제1도전형의 제1영역(3a)과, 상기 베이스 영역(5)의 측단부를 제외한 영역을 에워싸도록, 상기 베이스 영역(5)을 관통해서 상기 제1영역(3a)에 달하는 제1도전형의 제2영역(16a)으로 구성되는 콜랙터 영역과, 상기 베이스 영역(5)의 표면에 형성된 제1도전형의 에미터 영역(11b)을 구비하는 바이폴라 트랜지스터.
  6. 제5항에 있어서, 상기 제2영역(16a)는 상기 제1영역(3a)의 상단부만을 겹치는 바이폴라 트랜지스터.
  7. 제5항에 있어서, 상기 반도체층(4)에 포함된 제2도전형 를순물의 농도는 상기 베이스 영역(5)에 포함된 제2도전형 불순물보다 낮은 바이폴라 트랜지스터.
  8. 제5항에 있어서, 상기 콜렉터 영역과 상기 매립확산층(4)을 관통하도록 상기 반도체층(4)내에 제1도전형소자분리영역(16)을 형성해서 상기 반도체 기판(1)의 주표면에 달하고, 상기 반도체층(4)의 표면에서 상기 제2영역(16a)의 확산깊이가 상기 반도체층(4)의 표면에서 상기 소자분리영역(16)보다 얕은 바이폴라 트랜지스터.
  9. 주표면을 가지는 제1도전형 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 제2도전형의 반도제층(4)과, 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 형성된 제2도전형의 매립확산층(2a)과, 상기 매립확산층(2a)상에 위치하는 상기 반도체층(4)표면에 형성된 제2도전형의 베이스 영역(5)과, 상기 베이스영역(5)의 저부아래에 상기 매립확산층(2a)내에 저면을 가지도록 형성된 제1도전형의 제1영역(3a)과, 상기 반도체층내(4)에 형성되어 상기 베이스영역의 측단부를 에워싸는 상기 제1영역(3a)에 달하는 상기 반도체층의 두께보다 적은 제1의 평면폭(W1)을 가지는 제1도전형의 제2영역(16a)으로 구성되는 콜랙터 영역과, 상기 베이스 영역(5)의 표면에 형성된 제1도전형의 에미터 영역(1lb)와, 상기 콜랙터 영역 및 상기 매립확산층(2a)을 에워싸고 상기 반도체층(4)내에 형성되며, 상기 반도체층(4)의 두께이상의 제2의 평면폭(W2)을 가지는 상기 반도체층(4)을 관통해서 상기 반도체 기판(1)의 주표면에 말하는 제1도전형의 소자분리영역(16)을 구비한 바이폴라 트랜지스터를 가지는 반도체 장치.
  10. 제9항에 있어서, 상기 제2영역(16a)은 상기 제1영역(3a)의 상단부만을 겹치는 바이폴라 트랜지스터를 가지는 반도체 장치.
  11. 제9항에 있어서, 상기 반도체층(4)은 상기 베이스 영역(5)과 상기 콜랙터 영역 사이에 남겨져 있는 바이폴라 트랜지스터를 가지는 반도체 장치.
  12. 주표면을 가지는 제1도전형 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 제2도전형의 반도제층(4)과, 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 형성된 제2도전형의 매립확산층(2a)과, 상기 매랍확산층(2a)상에 위치하는 상기 반도체층(4)표면에 형성된 제2도전형의 베이스 영역(5)과, 상기 베이스 영역(5)의 저부아래에 상기 매립확산층(2a)내에 저면을 가지도록 형성되며, 그 저부에 포함되는 제1도전형의 불순물농도가 상기 저부이외의 부분에 포함되는 제1도전형의 불순물농도보다 낮은 제1도전형의 제1영역(3a)과, 상기 베이스 영역의 측부를 에워싼 상기 반도체층을 관통해서 상기 제1영역(3a)에 달하도록 형성된 제1도전형의 환상의 제2영역(16a)으로 구성되는 콜랙터 영역(3a)과, 상기 베이스 영역(5)의 표면에 형성된 제1도전형의 에미터 영역(1lb)을 구비하는 바이폴라 트랜지스터.
  13. 제12항에 있어서, 상기 제1영역(3a)은 상기 제2영역(16a)의 외주저단부를 제외한 상기 제2영역(16a)의 저단부를 겹치도록 형성되는 바이폴라 트랜지스터.
  14. 제12항에 있어서, 상기 제2영역은(1斑)은 저단 코너부, 상기 제2영역(16a)의 상기 저단코너부에 포함되는 제1도전형 불순물의 농도는 상기 저단코너부에 인접하는 상기 제2영역(16a)에서 일부를 포함하는 제1도전형 불순물 보다 낮은 바이폴라 트랜지스터.
  15. 제12항에 있어서, 상기 제2영역(1斑)은 상기 반도체층(4)의 두께보다 얕은 제1의 평면폭을 가지고, 상기 제1영역(3a)의 상단부만 겹치고, 제1도 전형 소자분리영역(16)은 상기 콜랙터 영역과 상기 매립확산층(2a)를 에워싸도록 상기 반도체층(4)내에 형성되며, 상기 반도체층보다 큰 제2의 평면폭을 가지고 상기 반도체층(4)을 관통해서 상기 반도체 기판(1)의 주표면에 달하는 바이폴라 트랜지스터.
  16. 주표면을 가지는 제1도전형 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 제2도전형의 반도제층(4)과, 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 형성된 제2도전형의 매립확산층(2a)과, 상기 매립확산층(2a)상에 위치하는 상기 반도체층(4)표면에 형성된 제2도전형의 베이스 영역(5)과, 상기 베이스 영역(5)의 저부 아래에 상기 매립확산층(2a)내에 저면을 가지도록 형성되어 상기 반도체층(4)과 상기 반도제 기판(1)과의 계면에서 그상면의 높이(H)가 상기 반도체층의 두께의2/3이상인 제1도전형의 제1영역(3a)과, 상기 반도체층(4)내에 형성되며 상기 베이스 영역의 측단부를 에워싼 상기 제1영역(3a)에 달하는 제1도전형의 제2영역(16a)의 구성되는 콜랙터 영역과, 상기 베이스 영역(5)의 표면에 형성된 제1도전형의 에미터 영역(1lb)을 구비한 바이폴라 트랜지스터.
  17. 주표면을 가지는 제1도전형 반도체 기판(1)과, 상기 반도체 기잔(1)의 주표면에 형성된 제2도전형의 반도제층(4)과, 상기 반도체층(4)와 상기 반도체 기관(1)과의 경계부에 간격을 두고 형성되며 같은 농도의 제2도전형의 불순물을 포함하는 제1과 제2매립확산층(2.2a)과, 상기 제1의 매립확산층(2)상에 위치하는 상기 반도체층(4) 표면에 형성된 제1도전형의 제1베이스 영역(8)과, 상기 제1베이스 영역(8)의 표면에 형성된 제2도전형의 제1에미터 영역(ga)과, 상기 제1베이스 영역(8)의 주위에 위치하여 제1콜랙터 영역으로 해서 기능하는 상기 반도체층(4)내의 영역을 에워싸고 상기 반도체층(4)을 관통해서 상기 반도체 기판에 말하는 제1도전형의 소자분리영역(16)과, 상기 제2매립확산층(2a)상에 위치하는 상기 반도체층(4) 표면에 형성된 제2도전형의 제2베이스 영역(5)과, 상기 제2베이스 영역(5)의 저부 아래에 상기 제2매립확산층(2a)내에 저면을 가지도록 형성되며 상기 반도체층(4)과상기 반도체 기관(1)과의 계면에서 그상면의 높이(H)가 상기 반도체층의 두께의 2/3이상인 제1도전형의 제1영역(3a)과, 상기 반도체층(4)내에 형성되며 상기 제2베이스 영역(5)의 측단부를 에워싼 상기 제1베이스 영역(8)과 같은 확산깊이를 가지는 상기 제2의 제1영역(5)에 말하는 제1도전형의 제2영역(16a)으로 구성되는 제2콜랙더 영역과, 상기 제2베이스 영역(5)표면에 형성된 제1도전형의 제2에미터 영역(1lb)을 구비하는 바이폴라 트랜지스터를 가지는 반도체 장치.
  18. 제1도전형의 반도체 기판(1)의 주표면에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해 제2도전형의 제1과 제2불순물확산층(2,2a)을 간격을 두고 형성하는 공정과, 상기 제1불순물확산층(2a)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1도전형의 제3불순물확산층(3a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면상에 엑퍼택셜성장법을 이용해서 제2도전형의 반도체층(4)을 형성하는 것에 의해 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 제2도전형의 제1과제2의 매립확산층(2,2a)울 형성하고, 상기 제1매립 확산층(2a)상에 제1의 콜랙터 영역의 일부로 되는 제1도전형의 제1영역(3a)을 형성하는 공정과, 상기 제1영역(3a)상에 위치하는 상기 반도체층(4)의 표면으로 제2도전형의 불순물을 도입하는 것에 의해 제1베이스 영역(5)을 형성하는 공정과, 상기 제2매립확산층(2)상에 위치하여 제2콜랙터 영역으로 해서 기눙하는 상기 반도체층(4)내의 영역을 에워싸도록 상기 반도체 기관(1)에 탈하는 제1도전형의 소자분리영역(16)을 형성하고, 동시에 상기 제1영역(3a)의 측단부와 상기 제1영역의 측단부의 주위의 상기 반도체층(4)과의 didcnu로 겹쳐지도록 상기 제1매립확산층(2a)에 말하는 상기 제1의 콜랙터 영역의 일부로 되는 제1도전형의 제2영역(16a)을 형성하는 공정과, 상기 제2의 매립확산층(2)상에 위치하는 상기 반도체층(4)표면에 제1도전형의 불순물을 도입하는 것에 의해 제2베이스 영역(8)을 형성하는 공정과, 상기 제2베이스 영역(8)표면에 제2도전형의 불순물을 도입하는 것에 의해 제2의 에미터 영역(9a)을 형성하는 공정과, 상기 제1베이스 영역(5)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1의 애미터 영역(1lb)을 형성하는 공정을 구비한 바이폴라 트랜지스터를 가지는 반도체장치의 제조방법.
  19. 제1도전형의 반도체 기판(1)의 주표면에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해 제2도전형의 제1과 제2불순물확산층(2,2a)에 간격을 두고 형성하는 공정과, 상기 제1불순물확산층(2a)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1도전형의 제3불순물확산층(3a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면상에 에피택셜성장법을 이용해서 제2도전형의 반도체층을 형성하는 것에 의해 상기 반도체층(4)과 상기 반도체 기판과의 경계부에 제2도전형의 제1과 제2의 매립확산층(2.2a)을 형성하고, 상기 제1매립 확산층(2a)상에 제l의 콜랙터 영역의 일부로 되는 제1도전형의 제1영역(3a)을 형성하는 공정과, 상기 제1영역(3a)상에 위치하는 상기 반도체층(4) 표면에 제2도전형의 불순물을 도입하는 것에 의해 제1베이스 영역을 형성하는 공정과, 상기 제2매립확산층(2)상에 위치하여 제2콜렉터 영역으로 해서 기능하는 상기 반도체층(4)내의 영역을 에워싸도록 상기 반도체 기판에 달하는 제1도전형의 소자분리영역(16)을 형성하고, 동시에 상기 제1영역(3a)의 측단부와 상기 측단부 주위의 상기 반도체층(4)양쪽을 겹치도록 상기 제1매립확산층(2a)에 달하는 상기 제1콜랙터 영역의 일부로 되는 제1도전형의 제2영역(16a)을 형성하는 공정과, 상기 제2의 매립확산층(2)상에 위치하는 상기 반도체층표면(4)에 제1도전형의 불순물을 도입하는 것에 의해 제2베이스 영역(8)을 형성하는 공정과, 상기 제2베이스 영역(8)표면에 제2도전형의 불순물을 도입하는 것에 의해 제2의 에미터 영역(9a)을 형성하는 공정과, 상기 제1베이스 영역(5)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1의 에미터 영역(1lb)을 형성하는 공정을 구비한 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 소자분리영역(16)의 평면폭(W2)이 상기 반도체층(4)의 두께보다 크도록 상기 소자분리영역(16)을 형성하는 상기 공정은 상기 소자분리영역(16)을 형성하는 공정을 포함하고, 상기 제2영역(16a)를 형성하는 상기 공정은 상기 제2영역(16a)의 평면폭(W1)이 상기 반도체층의 두께보다 얇은 반도체장치를 제조하는 방법.
  21. 제1도전형의 반도체 기판(1)의 주표면에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해 제2도전형의 제1과 제2불순물확산층(2.2a)앞 간격을 두고 형성하는 공정과, 상기 제1불순물확산층(2a)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1도전형의 제3불순물확산층(3a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면상에 에피텍셜성장법을 이용해서 제2도전형의 반도체층을 형성하는 것에 의해 상기 반도체층(4)과 상기 반도체 기판(1)과의 경계부에 제2도전형의 제1과 제2의 매립확산층(2.2a)을 형성하고, 상기 제1매립확산층(2a)상에 제1의 콜랙터 영역의 일부로 되는 제l도전형의 제1영역(3a)을 형성하는 공정과, 상기 제2매립층(2)상에 위치하여 제2콜랙터 영역으로해서 기능하는 상기 반도체층(4)내의 영역을 에워싼 상기 반도체층(4)의 표면의 소정영역에 제1도전형의 불순물을 도입하여 열처리를 행하는 것에 의해 상기 반도체 기판(1)에 달하는 제1도전형의 소자분리영역(16)을 형성함과 동시에 상기 열처리에 의해 상기 반도체층과 상기 반도체 기판(1)과의 계면에서의 상기 제1영역(3a)의 상면의 높이(H)가 상기 반도체층의 두께의 2/3이상되도록 상기 제1영역(3a)의 상면을 이동시키는 공정과, 상기 제1영역(胎)상에 위치하는 상기 반도체층(4)표면에 제2도전형의 불순물을 도입하는 것에 의해 제1베이스 영역(5)을 형성하는 공정과, 상기 제1과 제2의 매립확산층(2.2a)상에 위치하는 상기 반도체층(4)표면에 선택적으로 제1도전형의 불순물을 도입하는 것에 의해 상기 제1의 매립확산층(2)상에 위치하는 상기 반도체층(4)내에 상기 제1베이스 영역(5)을 에워싼 상기 제1영역에 달하는 제2영역(16a)을 형성함과 동시에 상기 제2의 매립확산층(2a)상에 위치하는 상기 반도체층내에 제2의 베이스 영역(8)을 형성하는 공정과, 상기 제2의 베이스 영역(8)표면에 제2도전형의 불순물을 도입하는 것에 의해 제2의 에미터 영역(9a)을 형성하는 공정과, 상기 제1의 베이스 영역(5)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1에미터 영역(1lb)을 형성하는 공정을 구비하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  22. 제1도전형의 반도체 기판(1)의 주표면에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해 제2도전형의 제1과 제2불순물확산층(2.2a)을 간격을 두고 형성하는 공정과, 상기 제1불순물확산층(2a)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1도전형의 제3불순물확산층(3a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면상에 에피택셜성장법을 이용해서 제2도전형의 반도체층(4)을 형성하는 것에 의해 상기 반도체층(4)과 상기 반도체 기판(l)과의 경계부에 제2도전형의 제1과 제2의 매립확산층(2,2a)을 형성하고, 상기 제1매립 확산층(2)상에 제1의 콜랙터 영역의 일부로 되는 제1도전형의 제1영역(3a)을 형성하는 공정과, 상기 제1영역(3a)상에 위치하는 상기 반도체층(4) 표면에 제2도전형의 불순물을 도입하는 것에 의해 제1의 베이스 영역(5)을 형성하는 공정과. 상기 제2의 매립확산층(2a)상에 위치하여 제2콜랙더 영역으로 해서 기능하는 상기 반도체층(4)내의 영역을 에워싼 상기 반도체층(4)표면의 영역에 제1도전형의 불순물을 도입함과 동시에 제1베이스 영역을 에워싼 상기 반도체층(4)표면에서 코너부문 제외한 영역에 선택적으로 제1도전형의 불순물을 도입하는 공정과, 상기 제1도전형의 불순물에 확산처리를 행하는 것에 의해 상기 제2의 콜랙터 영역으로 해서 기능하는 상기 반도체층(4)내의 영역을 에워싼 제1도전형의 소자분리영역(16)을 형성함과 동시에 상기 제1베이스영역(5)을 에워싼 상기 제1영역(3a)에 말하는상기 제1콜랙터 영역의 일부로되는 환상의 제1도전형의 제2영역(16a)을 형성하는 공정과, 상기 제2의 매립확산층(2a)상에 위치하는 상기 반도체층(4)표면에 제l도전형의 불순물을 도입하는 것에 의해 제2베이스 영역(8)을 형성하는 공정과, 상기 제2의 베이스 영역(8) 표면에 제2도전형의 불순물을 도입하는 것에 의해 제2에미터 영역(9a)을 형성하는 공정과, 상기 제1베이스 영역(5)표면에제1도전형의 불순물올 도입하는 것에 의해 제1에미터 영역(1lb)을 형성하는 공정을 구비한 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  23. 제1도전형의 반도체 기판(1)의 주표면에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해 상대적으로 고농도의 제2도전형의 불순물을 포함하는 제1불순물영역(2b)과 상기 제1불순물영역(2b)을 에워싸고 상대적으로 저농도의 제2도전형의 불순물을 포함하는 제2불순물영역으로 구성되는 제1과 제2불순물확산층(2.2a)을 간격을 두고 형성하는 공정과, 상기 제1이 불순물확산층(2)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1도전형의 제3불순물확산층(3a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면상에 엑피택셜성장법을 이용해서 제2도전형의 반도체층(4)을 형성하는 것에 의하여, 상기 반도체층(4)과 상기 반도체 기판(1)의 경계부에 제2도전형의 제1과 제2의 매립확산층(2,2a)을 형성함과 동시에 상기 제1의 매립확산층(2a)상에 상기 제1의 불순물영역(2b)을 없애버리도록 제1콜렉터 영역의 일부로 되는 제1도전형의 제1영역을 형성하는 공정과, 상기 제1영역(3a)상에 위치하는 상기 반도체층(4) 표면에 제2도전형의 불순물을 도입하는 것에 의해 제1의베이스 영역(5)을 형성하는 공정과, 상기 제2매립확산층(2)상에 위치하여 제2콜랙더 영역으로 해서 기능하는 상기 반도체층(4)내의 영역을 에워싼 상기 반도체 기판(1)에 달하도록 제1도전형의 소자분리영역(16)을 형성하며, 동시에 상기 제1베이스의 영역(5)을 에워싸도록 상기 제1영역에 말하는 상기 제1의 콜렉터 영역의 일부로되는 제1도전형의 제2영역(16a)을 형성하는 공정과, 상기 제2의 매립확산층(2)상에 위치하는 상기 반도체기판층(4)표면에 제l도전형의 불순물을 도입하는 것에 의해 제2의 베이스 영역(8)을 형성하는 공정과, 상기 제2의 베이스 영역(8)표면에 제2도전형의 불순물을 도입하는 것에 의해 제2에미터 영역(9a)을 형성하는 공정과, 상기 제1베이스 영역(5)표면에 제1도전형의 불순물을 도입하는 것에 의해 제1의 에미터 영역(11b)을 형성하는 공정을 구비하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  24. 제23항에 있어서, 상기 제1 및 제2불순물 확산층을 형성하는 공정은; 제1 및 제2매립확산층(2,2a)을 형성하는 영역에 개구를 가지도록 패턴되는 마스크층(14a)을 상기 반도체 기관(I)의 주표면상에 형성하는 공정과, 마스크로 마스크층(14a)올 사용해서 상기 반도체 기판(1)의 주표면으로 서로 확산 계수가 다른 제2도전형 제1 및 제2불순물을 도입하는 공정과, 제1 및 제2불순물상에 열처리를 행하는 공정을 포함하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  25. 제23항에 있어서, 상기 제1 및 제2불순물 확산층을 형성하는 공정은; 제l도전형 반도체 기판(1)의 주표면에 상기 제1절연층(14a)에서 재료가 다른 제1 및 제2절연층(14a,20)을 연속으로 형성하는 공정과, 제1및 제2매립확산층(2.2a)을 형성하는 영역상에 배치된 상기 제2절연층(20)만을 선택 에칭하는 공정과, 마스크로서 제2절연층을 (20)율 사용해서 제1절연층(14a)을 웨트 에칭함에 의해서 제1 및 제2매립확산층(2,2a)을 형성하는 영역상에 배열된 제1절연층(14a)만을 선택 에칭하는 공정과, 마스크로서 제2절연층(20)을 사용해서 반도체 기판(1)의 주표면으로 확산 계수가 상대적으로 적은 제2도전형 제1불순물을 도입하는 공정과, 제2절연층(20)을 제거하는 공정과, 마스크로서 제1절연층(14a)을 사용해서 반도체 기판(1)의 주표면으로 확산 계수가 상대적으로 큰 제2도전형 제2불순물을 도입하는 공정과, 제1 및 제2불순물상에 열처리를 행하는 공정을 포함하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  26. 제23항에 있어서, 제1 및 제2불순물확산층을 형성하는 과정은;제1도전형 반도체 기판(l)의 주표면상에 상기 제1절연층(14a)에서 재료가 다른 제1 및 제2절연층(14a.20)올 연속으로 형성하는 공정과, 제1 및 제2절연층(14a.20)을 선택적으로 에칭함에 의해 제1 및 제2매립확산층(2.2a)을 형성하는 영역에 위치한 반도체 기판(1)주표면을 노출시키는 공정과, 마스크로서 제2절연층(20)올 사용해서 반도체 기판(1)의 주표면으로 상대적으로 확산 계수가 큰 제2도전형 제1불순물을 도입하는 공정과, 반도체 기판(1)의 주표면과 제2절연층(20)을 덮도록 제2절연층(20)에서 재료가 다른 제3절연층(22)을 형성하는 공정과, 제3절연층을 에칭함에 의해 제1 및 제2절연층(14a.20)의 측벽을 형성하는 공정과, 마스크로서 제2절연층(20)과 측벽 절연층(22)을 사용해서 반도제 기판(1)을 주표면으로 확산 계수가 상대적으로 적은 제2도전형 제2불순물을 도입하는 공정과, 제1 및 제2불순물상에 열처리를 하는 공정을 포함하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
    ※참고사항 : 최초출된 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779005B1 (ko) * 2005-12-09 2007-11-22 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006279073A (ja) * 1995-06-09 2006-10-12 Renesas Technology Corp 半導体記憶装置
US5929506A (en) * 1996-12-06 1999-07-27 Texas Instrument Incorporated Isolated vertical PNP transistor and methods for making same in a digital BiCMOS process
US6509625B1 (en) * 1998-04-03 2003-01-21 Zetex Plc Guard structure for bipolar semiconductor device
JP2002203956A (ja) * 2000-12-28 2002-07-19 Mitsubishi Electric Corp 半導体装置
US7427795B2 (en) * 2004-06-30 2008-09-23 Texas Instruments Incorporated Drain-extended MOS transistors and methods for making the same
US20070238215A1 (en) * 2006-04-07 2007-10-11 Honeywell International Inc. Pressure transducer with increased sensitivity
US7589359B1 (en) * 2008-07-25 2009-09-15 United Microelectronics Corp. Silicon controlled rectifier
JP2011228505A (ja) 2010-04-20 2011-11-10 Panasonic Corp 半導体集積回路
US9130006B2 (en) * 2013-10-07 2015-09-08 Freescale Semiconductor, Inc. Semiconductor device with buried conduction path

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072255A (ja) * 1983-09-28 1985-04-24 Toshiba Corp 半導体集積回路装置およびその製造方法
US4637125A (en) * 1983-09-22 1987-01-20 Kabushiki Kaisha Toshiba Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor
JPH02264436A (ja) * 1989-04-05 1990-10-29 Olympus Optical Co Ltd 縦型ｐｎｐバイポーラ接合トランジスタを含む半導体装置の製造方法
JPH07109860B2 (ja) * 1990-01-19 1995-11-22 株式会社東芝 電荷転送デバイスを含む半導体装置およびその製造方法
JP2950577B2 (ja) * 1990-04-27 1999-09-20 沖電気工業株式会社 ＢｉＣＭＯＳ半導体集積回路の製造方法
JPH04245674A (ja) * 1991-01-31 1992-09-02 Nec Corp 半導体装置の製造方法
KR950011017B1 (ko) * 1991-07-01 1995-09-27 미쯔시다덴기산교 가부시기가이샤 반도체장치 및 그 제조방법
JPH0575035A (ja) * 1991-09-18 1993-03-26 Matsushita Electron Corp 半導体集積回路装置およびその製造方法
JPH05226589A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp Ｃ−ＢｉＣＭＯＳ型半導体装置およびその製造方法
US5302534A (en) * 1992-03-02 1994-04-12 Motorola, Inc. Forming a vertical PNP transistor
JPH065793A (ja) * 1992-06-23 1994-01-14 Matsushita Electron Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100779005B1 (ko) * 2005-12-09 2007-11-22 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법

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