KR950034825A - 반도체장치 - Google Patents

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요시따까 스기와라
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가부시끼가이샤 히다찌 세이사꾸쇼
가네자와 신지
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Abstract

래터럴형 pnp트랜지스터에서, n형 반도체기재 및 n형 베이스영역은 높은 저항을 거쳐 연결되어 있다. 높은 저항으로 인해, p형 콜렉터와 n형 반도체기재 사이의 결합용량의 영향이 감소될 수 있고, 래터럴형 pnp 트랜지스터의 차단주파수는 높아질 수 있다. 이에 의해, 고파괴전압 래터럴형 반도체장치의 고주파수가 향상될 수 있다. 접촉상태는 높은 불순물농도를 갖는 n베이스영역의 고농도와 낮은 불순물농도를 갖는 p콜렉터영역의 고농도 사이의 간극을 분리시킴으로써 방지된다. 파괴전압의 저하가 없는 상태에서, 낮은 불순물농도를 갖는 p콜렉터영역의 농도가 높아질 수 있고, 이에 의해 콜렉터저항이 작아질 수 있다. 트랜지스터의 동작시에, 이미터와 베이스 사이의 전압은 저하될 수 있고, 전류용량이 향상될 수 있다.

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체장치의 주요구조를 설명하는 단면도.

Claims (17)

  1. 반도체장치에 있어서, 제1도전형 반도체기재와, 상기 반도체기재의 주표면상에 설치된 제2도전형 제1반도체영역과, 상기 제1반도체영역상에 설치되고 상기 제1반도체영역보다 높은 불순물 농도를 갖는 제1도전형 제2반도체영역과, 상기 제2반도체 영역상에 설치된 제2도전형 제3반도체영역과, 상기 반도체기재와 상기 제2반도체영역을 연결하는 저항영역과, 상기 제1반도체영역에 옴접촉하는 제1전극과, 상기 제2반도체영역에 옴접촉하는 제2전극, 및 상기 제3반도체영역에 옴접촉하는 제3전극을 포함하는 것을 특징으로 하는 반도체장치.
  2. 반도체장치에 있어서, 제1도전형 반도체기재와, 상기 반도체기재의 주표면상에 설치된 제2도전형 제1반도체영역과, 상기 제1반도체영역상에 설치되어 상기 제1반도체영역보다 높은 불순물농도를 갖는 제1도전형 제2반도체영역과, 상기 제2반도체영역상에 설치되고 상기 제1반도체영역 바로 위에 설치된 제2도전형 제3반도체영역과, 상기 반도체기재의 내부에 설치되어 상기 반도체기재와 상기 제2반도체영역을 연결하는 저항영역과, 상기 제1반도체영역에 옴접촉하는 제1전극과, 상지 제2반도체영역에 옴접촉하는 제2전극과, 상기 제3반도체영역에 옴접촉하는 제3전극을 포함하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제2도전형영역은 상기 반도체기재의 상기 주표면에 접촉하는 상기 제2반도체영역의 단부에서 상기 반도체기재에 연결되는 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 제2반도체영역은 상기 제2도전형영역의 동일 도전형을 갖고 상기 반도체기재를 향해 돌출된 돌출부를 구비하고, 상기 돌출부는 상기 반도체기재와 상기 제2도전형영역을 연결하는 저항영역을 형성하는 것을 특징으로 하는 반도체장치.
  5. 제2항에 있어서,상기 제1반도체영역이 설치되지 않은 부분은 상기 제2반도체영역 바로 아래에 설치되고, 상기 부분은 상기 반도체기재와 상기 제2반도체영역을 연결하는 반도체영역을 형성하는 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제5항중 어느 한 항에 있어서, 상기 제2반도체영역과 상기 제3반도체영역을 상호 대향시킨 부분에서, 각각의 상기 제2반도체영역과 상기 제3반도체영역이 실제로 동축원형으로 형성되는 것을 특징으로 하는 반도체장치.
  7. 제1항 내지 제6항중 어느 한 항에 있어서, 상기 제3반도체영역의 바로 아래에 설치된 상기 제1반도체영역은, 상기 반도체영역의 동일 도전형을 갖고 사어기 제1반도체영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 반도체장치.
  8. 제1항 또는 제2항에 있어서, 상기 저항영역은 상기 반도체개지의 주표면의 절연재상에 설치된 다결절반도체영역인 것을 특징으로 하는 반도체장치.
  9. 반도체장치에 있어서, 제1도전형 반도체기재와, 상기 반도체기재의 주표면상에 설치된 제2도전형 제1반도체영역과, 상기 제1반도체영역상에 설치되고 상기 제1반도체영역보다 퐁는 불순물농도를 가는 제1도전형 제2반도체영역과, 상기 제2반도체영역상에 설치된 제2도전형 제3반도체영역과, 상기 제1반도체영역에 접촉하게 설치된 제2도전형 제4반도체 영역과, 상기 제4반도체영역상에 설치되고 상기 제1반도체영역의 바로 위에 설치된 제1도전형 제4반도체영역과, 상기 반도체기재의 내부에 설치되고 상기 반도체기재와 상기 제2반도체영역을 연결하는 저항영역과, 상기 제1반도체영역에 옴접촉하는 제1주전극과, 상기 제4반도체영역에 옴접촉하는 제2주전극, 및 상기 제2반도체영역과 상기 제4반도체영역으로부터 선택된 하나를 옴접촉하는 제어전극을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 반도체장치에 있어서, 제1도전형 반도체기재와, 상기 반도체기재의 주표면상에 설치된 제2도전형 제1반도체영역과, 샹기 제1반도체영역상에 설치되고 상기 제1반도체영역보다 높은 불순물농도를 갖는 제1도전형 제2반도체 영역과, 상기 제2반도체영역상에 설치되고 상기 제1반도체영역의 바로 상부에 설치된 제2도전형 제3반도체영역과, 상기 제1반도체영역에 접촉하게 설치된 제2도전형 제4반도체 영역과, 상기 제4반도체영역상에 설치된 제1도전형 제5반도체영역과, 상기 제4반도체영역상에 설치된 제1도전형 제6유동반도체영역과, 상기 반도체기재의 내부에 설치되고 상기 반도체기재와 상기 제2반도체 영역을 연결하는 저항영역과, 상기 제3반도체영역에 옴접촉하는 제1주전극과, 상기 제4반도체영역에 옴접촉하는 제2주전극과, 상기 제2반도체영역에 옴접촉하는 제어전극, 및 절연막을 통해 상기 제5반도체영역과, 상기 제6반도체영역사이에 배치된 상기 제4반도체영역의 일 표면상에 설치된 절연데이트전극을 포함하는 것을 특징으로 하는 반도체장치.
  11. 반도체장치에 있어서, 제1도전형 반도체기재와, 상기 반도체기재의 주표면상에 설치된 제2도전형 제1반도체영역과, 상기 제1반도체영역상에 설치되고 상기 제1반도체영역보다 높은 불순물 농도를 갖는 제1도전형 제2반도체영역과, 상기 제2반도체영역상에 설치되고 상기 제1반도체의 바로 위에 설치된 제2도전형 제3반도체영역과, 상기 제1반도체영역으로부터 분리되어 형성된 제2도전형 제4반도체영역과, 상기 제4반도체영역상에 설치된 제1도전형 제5반도체영역과, 상기 반도체기재의 내부에 설치되고 상기 반도체기재와 상기 제2반도체영역을 연결하는 저항영역과, 상기 제3반도체영역에 옴접촉하는 제1주전극과, 상기 제4반도체영역에 옴접촉하는 제2주전극, 및 상기 반도체기재의 일 표면상에서 상기 제1반도체영역이 연장설치되고, 절연막을 통해 상기 제1반도체영역과 상기 제4반도체영역 사이와 상기 제4반도체영역과 상기 제5반도체영역이 사이에 상기 반도체기재가 배채된 절연게이트전극을 포함하는 것을 특징으로 하는 반도체장치.
  12. 반도체장치에 있어서, 제1도전형 제1반도체영역과, 상기 제1반도체장치의 하나의 주표면으로부터 내부로 연장된 제1도전형 제2반도체영역과, 상기 제2반도체영역의 노출면으로부터 내부로 연장되고 상기 제2반도체영역보다 높은 불순물농도를 갖는 제2도전형 제3반도체영역과, 상기 제1반도체영역의 상기 하나의 주표면으로부터 내부로 연장되고 상기 운형을 갖으며, 상기 제2반도체영역 둘레를 실제적으로 둘러싸고 상기 제1반도체 영역보다 높은 불순물농도를 갖는 제2도전형 제4반도체영역가, 상기 제1반도체영역의 상기 하나의 주표면으로부터 내부로 연장되고, 상기 제2반도체영역에 연결된 일단부와 상기 제4반도체영역의 상기 개방부를 통해 지나가고 상기 제2반도체영역으로 분리되어 연장된 타단부를 구비하며, 상기 제1반도체영역 및 상기 제2반도체영역보다 높은 불순물농도를 갖는 제1도전형 제5반도체영역과, 상기 제2반도체영역과 상기 제4반도체영역사이에 배치되고 상기 제2반도체영역과 상기 제4반도체영역에 접촉되며, 상기 제5반도체영역의 외부둘레측의 공간내에서 상기 제1반도체영역의 상기 하나의 주표면으로부터 내부로 돌출되고, 상기 제1반도체영역보다 높은 불순물농도를 갖고 상기 제4반도체영역보다 낮은 불순물농도를 갖는 제2도전형 제6반도체영역과, 상기 제2반도체 영역상에서 및 상기 제6반도체영역의 적어도 일부의 하나의 주표면상에 형성된 절연재를 통해 상기 제3반도체 영역의 노출면을 형성하는 제1개방부에 옴접촉하는 제1전극과, 상기 제4반도체영역의 노출면을 형성하는 제2개방부에 옴접촉하는 제2전극, 및 상기 제5반도체영역의 노출면을 형성하는 제3개방부에 옴접촉하는 제3전극을 포함하는 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 제3반도체영역의 상기 노출면상의 상기 제1개방부는 상기 제5반도체영역으로부터 개별 바이어싱에 의해 옴접촉하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제4반도체영역에 대향되지 않는 부분을 제외한 적어도 일부는 상기 제3반도체영역상의 형상을 부분적으로 제거하여 형성된 것을 특징으로 하는 반도체장치.
  15. 제12항 또는 제13항에 있어서, 상기 제4반도체영역의 상기 주표면에 대향된 측면상에 제1도전형 제7반도체영역이 형성되고, 상기 제7반도체영역은 상기 제2반도체영역보다 작게 되고 상기 제1반도체영역의 상기 하나의 주표면으로부터 내부로 연장되며, 또 상기 제7반도체영역은 상기 제2반도체영역보다 깊게 형성되고 상기제3반도체영역보다 낮은 불순물농도를 갖는 것을 특징으로 하는 반도체장치.
  16. 제1항 내지 제15항중 어느 한 항에 있어서, 상기 제1반도체영역은 반도체기재의 주표면의 일 측면을 상호 전기적절연함으로써 차례로 놓여지는 복수의 섬영역중 하나를 형성하는 것을 특징으로 하는 반도체장치.
  17. 제1항 내지 제16항중 어느 한 항에 있어서, 상기 반도체장치는 고주파수 pnp트랜지스터로서 사용되는 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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