JPH03132071A - 半導体素子 - Google Patents
半導体素子Info
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- JPH03132071A JPH03132071A JP1270932A JP27093289A JPH03132071A JP H03132071 A JPH03132071 A JP H03132071A JP 1270932 A JP1270932 A JP 1270932A JP 27093289 A JP27093289 A JP 27093289A JP H03132071 A JPH03132071 A JP H03132071A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 55
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- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000000428 dust Substances 0.000 claims 2
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- 206010034960 Photophobia Diseases 0.000 abstract description 2
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
めの層の改良に関するものである。
（従来の技術）
本発明はフォトトライアック、ラテラルトライアック、
ラテラル・フォト・サイリスタ、ラテラル・トランジス
タ等にも応用できるのであるが、代表的なものとしてフ
ォト・トライアックの場合について説明する。
ラテラル・フォト・サイリスタ、ラテラル・トランジス
タ等にも応用できるのであるが、代表的なものとしてフ
ォト・トライアックの場合について説明する。
第３図は従来のフォト・トライアックの一例の略断面図
である。例えばシリコンのような半導体のＮ型基板１の
表面には、Ｎ型のカソード拡散領域に１及びに２と、こ
れらを包囲するＰ型のＰゲート拡散領域ＰＩ及びＰ２と
、その外側のＰ型のアノード拡散領域ＡＩ及びＡ２とが
対称に形成されている。また、Ｎ型基板！の裏面には、
カソード拡散領域Ｋｌ、に２の拡散と同時に、これらと
同じ不純物濃度のＮ型拡散領域８か全面にわたり隙間な
く均一に形成されている。
である。例えばシリコンのような半導体のＮ型基板１の
表面には、Ｎ型のカソード拡散領域に１及びに２と、こ
れらを包囲するＰ型のＰゲート拡散領域ＰＩ及びＰ２と
、その外側のＰ型のアノード拡散領域ＡＩ及びＡ２とが
対称に形成されている。また、Ｎ型基板！の裏面には、
カソード拡散領域Ｋｌ、に２の拡散と同時に、これらと
同じ不純物濃度のＮ型拡散領域８か全面にわたり隙間な
く均一に形成されている。
このＮ型拡散領域８の不純物の表面濃度は５×１０国
程度であり、また、Ｎ型基板ｌの不純物の濃度は一般
に１０１８〜＋０１６α−８程度である。
程度であり、また、Ｎ型基板ｌの不純物の濃度は一般
に１０１８〜＋０１６α−８程度である。
端子Ｔ！及Ｔ２は外部回路への接続端子であって、端子
ＴＩはアノード拡散領域ＡＩ及びカソード拡散領域に２
に接続されている。また、端子Ｔ２はアノード拡散領域
Ａ２及びカソード拡散領域に！に接続されている。アノ
ード拡散領域ＡＩ 、Ｎ型基板１．Ｐゲート拡散領域Ｐ
Ｉ及びカソード拡散領域Ｋｌにより第一のチャネルＣｈ
ｉが構成され、アノード拡散領域Ａ２．Ｎ型基板１．Ｐ
ゲート拡散領域Ｐ２．及びカソード拡散領域に２により
第二のチャネルＣｈ２が構成される。
ＴＩはアノード拡散領域ＡＩ及びカソード拡散領域に２
に接続されている。また、端子Ｔ２はアノード拡散領域
Ａ２及びカソード拡散領域に！に接続されている。アノ
ード拡散領域ＡＩ 、Ｎ型基板１．Ｐゲート拡散領域Ｐ
Ｉ及びカソード拡散領域Ｋｌにより第一のチャネルＣｈ
ｉが構成され、アノード拡散領域Ａ２．Ｎ型基板１．Ｐ
ゲート拡散領域Ｐ２．及びカソード拡散領域に２により
第二のチャネルＣｈ２が構成される。
Ｎｍ基板１の裏面に全面にわたって形成されたＮ型拡散
領域３によって次の効果が達成される。
領域３によって次の効果が達成される。
＋１） アノード拡散領域、Ｎ型基板、及びＰゲート
拡散領域からなるラテラルｈＦＥ（ＰＮＰ）を大きくし
、かつ、フォト・ダイオードとしての光感度（Ｉｐｏ
）を向上させ、双方によりフォト・トライアックの点弧
のための光感度を向上させる。
拡散領域からなるラテラルｈＦＥ（ＰＮＰ）を大きくし
、かつ、フォト・ダイオードとしての光感度（Ｉｐｏ
）を向上させ、双方によりフォト・トライアックの点弧
のための光感度を向上させる。
（２） ｈｐｇ（ｐＮｒ）を大きくできるため、フォ
ト・トライアックの応答を遅くシ、急峻なパルスに対し
誤動作しない、いわゆるｄＶ／ｄｔ耐量を高くする。
ト・トライアックの応答を遅くシ、急峻なパルスに対し
誤動作しない、いわゆるｄＶ／ｄｔ耐量を高くする。
これらの効果が達成される理由は、Ｎ型基板１の裏面に
高濃度のＮｕ層（Ｎ中層）を形成すると、Ｎ型基板１の
中の少数キャリアのライフタイムが等価的に大きくなる
、いわゆるＢ Ｓ Ｆ （ＢａｃｋＳｕｒｆ直ｃｅ Ｆ
ｉｅｌｄ）効果によるからである。つまりこのＮ中層が
ないと、少数キャリアはＮ型基板裏面で再結合し易い。
高濃度のＮｕ層（Ｎ中層）を形成すると、Ｎ型基板１の
中の少数キャリアのライフタイムが等価的に大きくなる
、いわゆるＢ Ｓ Ｆ （ＢａｃｋＳｕｒｆ直ｃｅ Ｆ
ｉｅｌｄ）効果によるからである。つまりこのＮ中層が
ないと、少数キャリアはＮ型基板裏面で再結合し易い。
しかし、とのＮ中層があると、反射されるため等価的ラ
イフタイムが大きくなる。従ってｈｐＨ（Ｉ’ＮＰ）と
ＩＰＤが大きくなる。
イフタイムが大きくなる。従ってｈｐＨ（Ｉ’ＮＰ）と
ＩＰＤが大きくなる。
（発明が解決しようとする課題）
しかしながら、前述のような従来の構造では、Ｎｆｉ基
板の少数キャリアである正孔のライフタイムが長いため
、転流特性が悪いという欠点がある。
板の少数キャリアである正孔のライフタイムが長いため
、転流特性が悪いという欠点がある。
例えば、第一のチャネルＣｈｌが導通していた交流の半
サイクル後、第二のチャネルＣｈ２の印加電圧の立ち上
りが急峻な場合に、光入射がない状態でも、余剰なＮ型
基板内の少数キャリアである正孔によって、第二のチャ
ネルＣｈ２が導通し、転流が失敗してしまう。なお、Ｎ
型基板１の裏面のＮ型拡散領域８がない場合は、前述の
ＢＳＦ効果がないので、転流特性は向上するが、フォト
・ダイオードとしての光感度（ＩＰＤ）が低下し、さら
に（＋ｖ／ｄｔ耐量が低下する。この双方の特性を向上
させることが必要である。
サイクル後、第二のチャネルＣｈ２の印加電圧の立ち上
りが急峻な場合に、光入射がない状態でも、余剰なＮ型
基板内の少数キャリアである正孔によって、第二のチャ
ネルＣｈ２が導通し、転流が失敗してしまう。なお、Ｎ
型基板１の裏面のＮ型拡散領域８がない場合は、前述の
ＢＳＦ効果がないので、転流特性は向上するが、フォト
・ダイオードとしての光感度（ＩＰＤ）が低下し、さら
に（＋ｖ／ｄｔ耐量が低下する。この双方の特性を向上
させることが必要である。
（課題を解決するための手段）
本発明においては前述の特性を向上させるために、Ｎ型
基板の裏面に形成するＮ生型拡散領域に多数の拡散の施
されていない間隙を設けた。
基板の裏面に形成するＮ生型拡散領域に多数の拡散の施
されていない間隙を設けた。
（作 用）
Ｎ＋型拡散領域の間隙を調整することにより、その占有
面積を任意に変化させて、Ｎ型基板の等価的ライフタイ
ムを制御し、ラテラルｈＦＩ！（ＰＮＰ）をコントロー
ルすることができる。
面積を任意に変化させて、Ｎ型基板の等価的ライフタイ
ムを制御し、ラテラルｈＦＩ！（ＰＮＰ）をコントロー
ルすることができる。
従って、ｈＦｇ（ＰＮＰ）を最適化することにより、転
流特性と光感度及びｄＶ／ｄｔ特性との相反する特性を
満足させることができる。
流特性と光感度及びｄＶ／ｄｔ特性との相反する特性を
満足させることができる。
（実施例）
第１図は本発明の一実施例の略断面図であり、第２図は
その底面図である。第８図と同一部分は同一の符号で表
わされる。第３図の従来例と異なる所は、Ｎ型基板１の
裏面のＮ＋層の構造である。
その底面図である。第８図と同一部分は同一の符号で表
わされる。第３図の従来例と異なる所は、Ｎ型基板１の
裏面のＮ＋層の構造である。
第２図で明らかなように、この実施例においては、Ｎ型
基板１の裏面のＮ型拡散領域は格子状とされ、各格子の
中の間隙は拡散が施されていない。Ｎ型基板ｌは、例え
ばＮ型シリコン単結晶で不純物濃度が１０１８〜１０１
６α−８のものを使用する。Ｎ型基板】の表面には、そ
れぞれ所定の部分に、７ノード拡散領域ＡＩ及びＡ２と
、Ｐゲート拡散領域Ｐ１及びＰ２を、ボロンを不純物と
して同時に形成する。また、Ｐゲート拡散領域Ｐ１及び
Ｐ２の内部に、カソード拡散領域に１及びに２を、燐、
アンチモン、砒素等を不純物として形成する。これらの
拡散領域の配置には各種のものがある。Ｎ型基板１の裏
面には、フォト・リソグラフィーにより格子状（メツシ
ュ状）にパターニングを行い、カソード拡散領域に１及
びに２の拡散と同時に、Ｎ型拡散領域２を形成する。こ
の不純物濃度１ｉ５Ｘ１０２０ｍ−８程度とされる。な
お、このＨｇ拡散領域２の占有面積は、最適のｂＦＥ（
ＰＮＰ）を得るように設定される。これらの拡散領域の
形成には、ドープＣＶＤ拡散法、熱拡散法あるいはイオ
ン注入法等が用いられる。
基板１の裏面のＮ型拡散領域は格子状とされ、各格子の
中の間隙は拡散が施されていない。Ｎ型基板ｌは、例え
ばＮ型シリコン単結晶で不純物濃度が１０１８〜１０１
６α−８のものを使用する。Ｎ型基板】の表面には、そ
れぞれ所定の部分に、７ノード拡散領域ＡＩ及びＡ２と
、Ｐゲート拡散領域Ｐ１及びＰ２を、ボロンを不純物と
して同時に形成する。また、Ｐゲート拡散領域Ｐ１及び
Ｐ２の内部に、カソード拡散領域に１及びに２を、燐、
アンチモン、砒素等を不純物として形成する。これらの
拡散領域の配置には各種のものがある。Ｎ型基板１の裏
面には、フォト・リソグラフィーにより格子状（メツシ
ュ状）にパターニングを行い、カソード拡散領域に１及
びに２の拡散と同時に、Ｎ型拡散領域２を形成する。こ
の不純物濃度１ｉ５Ｘ１０２０ｍ−８程度とされる。な
お、このＨｇ拡散領域２の占有面積は、最適のｂＦＥ（
ＰＮＰ）を得るように設定される。これらの拡散領域の
形成には、ドープＣＶＤ拡散法、熱拡散法あるいはイオ
ン注入法等が用いられる。
拡散工程の終了後、チップ表面に蒸着法により被着させ
たＡｔ膜を選択エツチングして、表面の電極配線を形成
する。
たＡｔ膜を選択エツチングして、表面の電極配線を形成
する。
第４図はＮ型基板（チップ）１の裏面のＮ型拡散領域の
占有面積比とｈＦＥ（ＰＮＰ）との関係を示すグラフで
あり、第５図は前記の占有面積比とｄＶ／ｄｔ 特性と
の関係を示すグラフであり、第６図は前記の占有面積比
と転流特性との関係を示すグラフである。これらのグラ
フは何れも傾向を示すもので、これらの特性はウェーハ
の比抵抗、厚さ。
占有面積比とｈＦＥ（ＰＮＰ）との関係を示すグラフで
あり、第５図は前記の占有面積比とｄＶ／ｄｔ 特性と
の関係を示すグラフであり、第６図は前記の占有面積比
と転流特性との関係を示すグラフである。これらのグラ
フは何れも傾向を示すもので、これらの特性はウェーハ
の比抵抗、厚さ。
パターン形状によって変化する。
第７図及び第８図は他の実施例であって、第７図に示さ
れるものはＮ型拡散領域２が点状に形成され、第８図に
示されるものは斜の短ざく状に形成されている。
れるものはＮ型拡散領域２が点状に形成され、第８図に
示されるものは斜の短ざく状に形成されている。
第９図はラテラル・フォト・サイリスタに実施した一例
の略断面図であって、第１図を半分に分割したものに相
当する。第１０図はラテラル・トランジスタに実施した
一例の略断面図であって、第９図のカソード拡散領域に
１を除いたものに相当する。第１θ図の場合ＰＩ、Ｐ２
はそれぞれエミッタ又はコレクタとして作用し双方向に
導通することが可能である。
の略断面図であって、第１図を半分に分割したものに相
当する。第１０図はラテラル・トランジスタに実施した
一例の略断面図であって、第９図のカソード拡散領域に
１を除いたものに相当する。第１θ図の場合ＰＩ、Ｐ２
はそれぞれエミッタ又はコレクタとして作用し双方向に
導通することが可能である。
（発明の効果）
本発明は以上のような構造であるから、Ｎ型拡散領域の
占有面積を適宜変化させて、使用目的により、光感度、
転流特性、 ｄＶ／ｄｔ等の特性の優先順位による最適
の特性を得ることができる。また、デバイスの耐圧ある
いはオン電圧等により、各々制約を受けるチップ表面の
パターンのレイアウトとは独立して、ｈＦＥ（ＰＮＰ）
を設計できる。
占有面積を適宜変化させて、使用目的により、光感度、
転流特性、 ｄＶ／ｄｔ等の特性の優先順位による最適
の特性を得ることができる。また、デバイスの耐圧ある
いはオン電圧等により、各々制約を受けるチップ表面の
パターンのレイアウトとは独立して、ｈＦＥ（ＰＮＰ）
を設計できる。
第１図は本発明の一実施例の略断面図、第２図はその底
面図、＠８図は従来の一例の略断面図、第４図はチップ
裏面のＮ型拡散領域の占有面積比とｈＦＥ（ＰＮＰ）と
の関係を示すグラフ、第５図は前記の占有面積比とｄ
ｖ／ｄ ｔとの関係を示すグラフ、第６図は前記の占有
面積比と転流特性との関係を示すグラフ、第７図及び第
８図はチップ裏面のＮ型拡散領域の他の実施例を示す底
面図、第９図は本発明を実施したラテラル・フォト・サ
イリスタの略断面図、第１Ｏ図は本発明を実施したラテ
ラル・トランジスタの略断面図である。 ｌ・・・Ｎ型基板、２・・・Ｎ型拡散領域、ＡＩ、Ａ２
・・・７ノード拡散領域、Ｋｌ、に２・・・カソード拡
散領域、 菖 Ｐ２・・・Ｐゲート拡散領斌、 Ｔ２・・・端子 第 図 第２ 図 夢 ３ 図 第５ 図 第 ■ 纂 図 ｇ ｔｏ 図
面図、＠８図は従来の一例の略断面図、第４図はチップ
裏面のＮ型拡散領域の占有面積比とｈＦＥ（ＰＮＰ）と
の関係を示すグラフ、第５図は前記の占有面積比とｄ
ｖ／ｄ ｔとの関係を示すグラフ、第６図は前記の占有
面積比と転流特性との関係を示すグラフ、第７図及び第
８図はチップ裏面のＮ型拡散領域の他の実施例を示す底
面図、第９図は本発明を実施したラテラル・フォト・サ
イリスタの略断面図、第１Ｏ図は本発明を実施したラテ
ラル・トランジスタの略断面図である。 ｌ・・・Ｎ型基板、２・・・Ｎ型拡散領域、ＡＩ、Ａ２
・・・７ノード拡散領域、Ｋｌ、に２・・・カソード拡
散領域、 菖 Ｐ２・・・Ｐゲート拡散領斌、 Ｔ２・・・端子 第 図 第２ 図 夢 ３ 図 第５ 図 第 ■ 纂 図 ｇ ｔｏ 図
Claims (1)
- １、第一の導電型の半導体基板の一方の面に形成された
第二の導電塵の電極と、前記の半導体基板の他方の面に
形成された前記の半導体基板よりは不純物濃度が高くか
つ複数の間隙を有する第一の導電型の拡散領域とよりな
る半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270932A JPH07118533B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270932A JPH07118533B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132071A true JPH03132071A (ja) | 1991-06-05 |
| JPH07118533B2 JPH07118533B2 (ja) | 1995-12-18 |
Family
ID=17493009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270932A Expired - Fee Related JPH07118533B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118533B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359210A (en) * | 1992-01-24 | 1994-10-25 | Texas Instruments Incorporated | Integrated circuit |
-
1989
- 1989-10-18 JP JP1270932A patent/JPH07118533B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359210A (en) * | 1992-01-24 | 1994-10-25 | Texas Instruments Incorporated | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118533B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |