KR100222027B1 - 게이트 턴오프 사이리스터 제조방법 - Google Patents

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Abstract

본 발명에 따른트렌치 게이트구조의 게이트 턴오프 사이리스터 제조방법을 개시한다. 본 발명은 제1p형 불순물층과, 제1n형 불순물층, 제2p형 불순물층을 형성하고, 제2p형 불순물층의 표면 영역에 제2n형 불순물층을 형성한 후, 제2n형 불순물층 하부의 제2p형 불순물층에 이르는 트렌치를 형성한 다음, 트렌치 바닥부의 제2p형 불순물층을 노출시키고 노출된 제2p형 불순물층의 표면 영역에 p+ 불순물층을 형성한 후, 트렌치의 내부영역에 p+ 폴리실리콘막으로 이루어진 폴리실리콘 게이트를 형성한 다음, 폴리실리콘 게이트를 감싸는 층간절연막을 형성하고 그 상부에 금속전극을 형성함으로서 게이트 턴오프 사이리스터를 구현한다.
따라서, 본 발명은 게이트-에미터 간의 항복전압을 증가시켜 게이트 턴오프 사이리스터의 최대 전류용량을 증가시킬 수 있으며 공정을 단순화하여 제조원가를 감소시킬 수 있는 효과가 있다.

Description

게이트 턴오프 사이리스터 제조방법
본 발명은 게이트 턴오프 사이리스터(GTO:Gate Turn Off Thyristor) 제조방법에 관한 것으로서, 특히 사이리스터 pnpn 구조의 베이스 영역에 접속되는 폴리실리콘 게이트를 기판의 벌크영역에 매몰되게 형성하는 트렌치 구조의 게이트 턴오프 사이리스터 제조방법에 관한 것이다.
종래의 게이트 턴오프 사이리스터는, 제1도에 도시된 바와 같이, 에미터(12)가 게이트(13) 보다 높게 형성된 메사(mesa) 형태(11)의 구조를 갖고 있다. 게이트 턴오프 사이리스터의 전기적 특성중 최대 전류정격인 최대 게이트 턴오프 전류는 소자를 게이트에서 제어할 수 있는 최대 전류이며, 이것은 에미터(12)와 게이트(11) 간의 항복전압에 비례한다. 이러한 최대 게이트 턴오프 전류는 소자가 턴온 상태에서 턴오프 상태로 전환할 때 n+ 에미터층(14)에서 베이스영역으로 플라즈마 핀칭(pinching) 현상이 발생하여 게이트(11)와 에미터(12) 간에 고전압이 인가되므로서 에미터와 게이트 간의 접합부(15)에서 브레이크다운이 발생되고 소자는 턴오프되지 않기 때문에 소자의 게이트에 의한 제어가 불가능하게 되어 소자는 파괴된다. 이와 같은 현상을 방지하기 위하여 에미터 폭을 감소시키면 되지만, 에미터 전극의 폭이 작아지게 되므로 조립공정시 압착전극의 단위면적당 압력이 증가하게 되며 접촉저항이 증가하게 된다.
일반적으로 게이트 턴오프 사이리스터의 에미터 폭은 약 300μm 정도 수준이며 턴오프시 에미터층 하부의 p형 베이스층의 전도성을 좋게 하여 게이트전극을 통해 소수캐리어를 짧은 시간 동안에 제거하고 에미터와 베이스 간의 전압강하를 작게 하기 위하여 매몰된 p+ 불순물층(17)을 p형 베이스층(16)에 형성하거나 p형 베이스층(16)의 불순물 농도를 중가시킨다. 그러나 이러한 경우 공정이 복잡해지고 에미터 에서의 캐리어 주입효율이 감소하는 문제점이 있다.
한편, 에미터 폭의 증가와 더불어 금속으로 이루어진 베이스전극과 에미터전극의 적정 소자분리 거리를 유지하기 위해서는 셀 크기가 증가하므로 전체 칩에서 게이트에 인접한 에미터 주변길이가 감소하게 되어 에미터와 콜렉터 간에 변화율이 큰 전류가 인가될 때 게이트에 인접한 에미터영역에서 초기 턴온이 되므로 핫스포트(hot sport) 현상이 발생되어 소자가 국부적인 열손상을 받게 되는 문제점이 있었다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로서, 사이리스터의 에미터 폭을 감소시키고 미세 소자 패턴을 형성할 수 있는 트렌치 게이트 구조의 게이트 턴오프 사이리스터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 게이트 턴오프 사이리스터 제조방법은 제1p형 불순물층과, 제1n형 불순물층, 제2p형 불순물층을 형성하는 단계; 상기 제2p형 불순물층의 표면 영역에 제2n형 불순물층을 형성하는 단계; 상기 제2n형 불순물층 하부의 상기 제2p형 불순물층에 이르는 트렌치를 형성하는 단계; 상기 트렌치 바닥부의 상기 제2p형 불순물층을 노출시키는 단계; 상기 노출된 제2p형 불순물층의 표면 영역에 p+ 불순물층을 형성하는 단계; 상기 트렌치의 내부영역에 p+ 폴리실리콘막으로 이루어진 폴리실리콘 게이트를 형성하는 단계; 상기 폴리실리콘 게이트를 감싸는 층간절연막을 형성하는 단계, 및 상기 결과물의 표면에 금속전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
제1도는 종래의 게이트 턴오프 사이리스터 구조를 나타내는 도면.
제2도는 본 발명에 따른 트렌치 게이트 구조의 게이트 턴오프 사이리스터 구조를 나타내는 도면.
제3도는 본 발명의 게이트 턴오프 사이리스터의 단위셀 구조를 나타내는 도면.
제4도는 본 발명의 게이트 턴오프 사이리스터의 금속배선 구조를 나타내는 도면.
제5(a)도 내지 제5(e)도는 본 발명의 게이트 턴오프 사이리스터 제조방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
10,20,50 : 실리콘기판 11 : 메사구조
12,30 : 에미터 13,24,66 : 게이트
14,26,56 : n+ 에미터층 15 : 접합부
16 : p형 베이스층 17,64 : p+ 불순물층
22,58 : 트렌치 28,68 : 층간절연막
30,44,48,70 : 금속배선 40 : 트렌치 마스크층
42 : 콘택 46 : 게이트 버스라인
52 : 마스킹산화막 54a,54b : p형 불순물층
60,62 : 실리콘산화막
이하, 본 발명의 구체적인 실시예를 나타내는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
제5(a)도 내지 제5(e)도는 본 발명의 일 실시예에 따른 게이트 턴오프 사이리스터 제조공정을 나타내는 도면이다.
먼저, 제5(a)도에 도시된 바와 같이, n형 실리콘기판(50)의 양면에 p형 불순물인 붕소를 도포하거나 이온주입한 후 마스킹 산화막(52)을 성장시키고 열산화공정으로 불순물을 확산시켜 기판 양면에 p형 불순물층(54a,54b)을 각각 형성한다.
그 다음, 제5(b)도를 참조하면,실리콘기판 일면에 n형 불순물을 확산시켜 상기 p형 불순물층(54a) 표면 영역에 n+ 에미터층(56)을 형성하고 사진공정을 실시하여 게이트 마스크 패턴을 형성한 후 통상의 실리콘 식각공정으로 게이트 형성예정 영역의 상기 n+ 불순물층(56)과 상기 p형 불순물층(54a)의 일부를 선택적으로 제거하여 게이트 형성예정 영역에 트렌치(58)를 형성한다. 이어서 열산화공정으로 기판 전면에 실리콘산화막(60)을 성장시키고 에치백공정을 실시하여 상기 트렌치(58)의 바닥부의 상기 실리콘산화막(60)을 선택적으로 제거하여 상기 p형 불순물층(54a)을 노출시킨다.
그 다음, 기판 전면에 붕소 이온을 주입하고 확산시켜, 제5(c)도에 도시된 바와 같이, 상기 노출된 p형 불순물층(54a)의 표면 영역에 게이트 콘택용 p+ 불순물층(64)을 형성한다. 이때 트렌치 측벽에 형성된 실리콘산화막(62)은 붕소이온이 상기 n+ 에미터층(56)으로 확산되는 것을 방지하는 역할을 한다.
그 다음, 기판 전면에 폴리실리콘막을 침적한 후 붕소 스핀-온 소스를 이용하여 상기 폴리실리콘막에 붕소를 확산시킨 후 이방성 에치백공정 또는 폴리싱공정을 실시하여, 제5(d)도에 도시된 바와 같이, 트렌치 내부에 붕소가 첨가된 p+ 폴리실리콘 게이트(66)를 형성하고 기판 전면에 열산화공정으로 실리콘산화막을 성장시킨 다음 실리콘산화막 또는 PSG 막을 침적하여 층간절연막(68)을 형성한다.
그 다음, 제5(e)도를 참조하면, 원하는 내압을 얻기 위해 칩 에지부에 메사 베벨링 및 접합 패시배이션 공정을 진행한 후 콘택 마스크를 이용하여 n+ 에미터층 및 게이트 패드부의 산화막을 개방하고 금속배선공정을 실시하여 금속배선(70)을 형성하게 되는데, 게이트 버스라인은 모두 매몰되어 있기 때문에 에미터 금속배선(70) 형태는 통구조를 갖는 다이오드 형태가 된다.
이후 배리어 메탈을 이용한 솔더 범퍼 본딩 및 프레스 본딩 공정으로 조립공정을 실시하여 반도체장치를 완성한다.
상기와 같이 이루어지는 본 발명에 따라 완성된 구조가 제2도에 도시되어 있는데, n+ 에미터층(26)이 트렌치 구조(22)에 의해 분리되어 있으며 각각의 에미터층(26)을 연결하는 금속배선(30)이 매몰된 게이트 버스라인 위로 형성되어 다이오드 패턴과 같이 통구조로 되어 있다. 또한, 제3도에 도시된 바와 같이, 단위셀은 트렌치 마스크층(40)과 콘택(42) 및 금속배선층(44)으로 구성되어 있으며, 전체 칩 구성은 제4도와 같이 매몰된 게이트 버스라인(46)과 거미집 형태 및 통구조의 에미터 금속배선(48)으로 이루어져 있는 형태가 된다.
상기와 같은 형태를 갖는 본 발명의 게이트 턴오프 사이리스터는 조립공정시 스터드 타입의 패키지에 솔더 범퍼 본딩이 가능하고 디스크 타입 패키지의 경우 전극정렬이 용이하고 접촉면적이 크므로 접촉저항의 감소 및 열방출이 용이하다.
본 발명의 설계적인 측면을 고려하면 마스크 없이 n+ 에미터층을 형성한 후 트렌치를 이용하여 n+ 에미터를 패터닝할 수 있으며 별도의 마스크 없이 콘택용 p+ 불순물 확산이 가능하여 2 개의 마스크를 줄일 수 있다.
따라서, 본 발명은 게이트 턴오프 사이리스터의 최대 전류용량을 증가시킬 수 있으며 공정을 단순화하여 제조원가를 감소시킬 수 있는 효과가 있다.

Claims (3)

  1. 제1p형 불순물층과, 제1n형 불순물층, 제2p형 불순물층을 형성하는 단계; 상기 제2p형 불순물층의 표면 영역에 제2n형 불순물층을 형성하는 단계; 상기 제2n형 불순물층 하부의 상기 제2p형 불순물층에 이르는 트렌치를 형성하는 단계; 상기 트렌치 바닥부의 상기 제2p형 불순물층을 노출시키는 단계; 상기 노출된 제2p형 불순물층의 표면 영역에 p+ 불순물층을 형성하는 단계; 상기 트렌치의 내부영역에 p+ 폴리실리콘막으로 이루어진 폴리실리콘 게이트를 형성하는 단계; 상기 폴리실리콘 게이트를 감싸는 층간절연막을 형성하는 단계:및 상기 결과물의 표면에 금속전극을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 턴오프 사이리스터 제조방법.
  2. 제1항에 있어서, 상기 층간절연막은 실리콘산화막 또는 PSG막 중에 선택된 어느 하나의 막으로 이루어진 것을 특징으로 하는 게이트 턴오프 사이리스터 제조방법.
  3. 제1항에 있어서, 상기 p+ 폴리실리콘막을 붕소 스핀-온 소스를 이용하여 형성되는 것을 특징으로 하는 게이트 턴오프 사이리스터 제조방법.
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