JPH04151872A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に詳細には、バイポーラ
型トランジスタのような電子的機能素子とＰＩＮホトダ
イオードの集積回路（ＩＣ）に関する。

〔従来の技術〕

光電変換素子としてＰＩＮ構造を有するフォトダイオー
ドが知られており、他の種類の素子、例えばバイポーラ
トランジスタとの電気的な分離や、他の素子との同一基
板上での集積化などのために、様々な技術か提案されて
いる。例えば、特開昭６２−１２３７８３号および同６
３−９３１７４号では、フォトダイオードを形成するシ
リコン結晶層とシリコン基板の間に誘電体膜を介在させ
、電気的な分離を実現する技術が開示されている。

また、特開昭６２−１．５８３７３号では、シリコンフ
ォトダイオードを形成した領域でシリコン基板を薄くし
、リーク電流を軽減させる技術が示されている。これと
同等の技術は、特開昭６２１８０７５号にも開示されて
いる。更に、特開昭６３−１９８８２号には、フォトダ
イオードが形成された領域でシリコン基板を薄くすると
共に、逆バイアス電圧が印加されたｐｎ接合によってフ
ォトダイオードとトランジスタを電気的に分離する技術
か示されている。また、特開昭６２−１６５６８号では
、フォトダイオードを誘電体層で囲むことにより、他の
素子、例えばトランジスタとアイソレートする技術が示
されている。

〔発明が解決しようとする課題〕

しかし、これらの従来技術によれば、分離層形成のため
の製造］１程か複雑化し、コストアップになる欠点があ
った。また分離層が厚くなるため、装置の集積効率が低
くなる欠点があった。更に、集積効率か悪くなると、ア
ルミニウムなどの配線か長くなって寄生容量か増大し、
高速動作に適しなくなる欠点かあった。

本発明の目的は、フォトダイオードとバイポーラトラン
ジスタのような電子的機能素子を、同一の基板上にモノ
リシックに集積し、高速動作を可能にした半導体装置を
提供することにある。

〔課題を解決するための手段〕

本発明は、高ドープ第１導電型の半導体基板上に低ドー
プ第１導電型の第１エピタキシャル層が形成され、さら
にその上に第２導電型の第２エピタキシャル層か形成さ
れている半導体装置であって、第２エピタキシャル層の
所定領域を囲むように当該エピタキシャル層か順メサエ
ッチングされて除去され、かっこの所定領域の近傍の第
１エピタキシャル層に第１導電型の不純物かドープされ
て第１導電型の埋込層が形成されていることにより、順
メサエッチングで島状に残された第２エピタキンヤル層
の所定領域をカソードまたはアノード、埋込層をアノー
ドまたはカソードとするホトダイオードが構成されてお
り、埋込層の上の第２エピタキシャル層中に、たとえば
バイポーラトランジスタのような電子的機能素子が形成
されるでいることを特徴とする。

〔作用〕

本発明によれば、高ドープの第１導電型の基板上に、低
ドープで第１導電型の第１エピタキシャル層と第２導電
型の第２エピタキシャル層の二層構造が形成されている
ので、ホトダイオードと電子的機能素子（例えばバイポ
ーラトランジスタ）の集積化か可能になる。また、電子
的機能素子の下側に第１導電型の埋込層が形成されてい
るので、パンチスルーを防止てき、かつ第２エビタギシ
ヤル層を順メサエッチングで除去して分離領域を形成し
ているので、寄生容量の低減が可能になると共に、第２
エピタキンヤル層をそのままカソードまたはアノードに
しているので、不純物のプロファイルを好適になしうる
。

〔実施例〕

以下、添イ」図面により本発明の詳細な説明する。

第１図は実施例に係る半導体装置の断面図であり、この
詳細な構成は、第２図にもとづく製造工程の説明の中で
明らかにする。

まず、実施例のモノリシックＩＣは、次の点に特徴を有
している。第１の特徴は、高濃度にアクセプタ不純物が
ドープされたｐ＋型シリコン基板１の上に、低ドープの
ｐ−型エピタキシャル層２およびｎ型エピタキシャル層
７の二層構造が形成されていることである。これにより
、ＰＩＮホトダイオード３１と、電子的機能素子の一例
としてのｎｐｎバイポーラトランジスタ３２を、同−基
板１」二に共存させることか可能になっている。第２の
特徴は、ＰＩＮホトダイオード３１の１層として用いら
れるｐ−型エピタキシャル層２の上に電子的機能素子の
一例としてのｎｐｎバイポーラトランジスタ３２か形成
されており、かつ、このエピタキシャル層２とトランジ
スタ３２の間にはｐ型埋込層４が設けられていることで
ある。このため、ｎｐｎバイポーラトランジスタ３２と
ホトダイオード３１の間、あるいは図示しない近傍の他
のトランジスタとの間で、パンチスルーを起すのか防止
されている。なお、第１図ではｐ型埋込層４かｎｐｎバ
イポーラトランジスタ３２の下側全体に設けられている
ので、コレクタ容量は大きくなるか、基板１への抵抗は
小さくなる。これに対して、ｎｐｎバイポーラトランジ
スタ３２の下側の周辺にのみｐ型埋込層を設ければ、コ
レクタ容量は小さくなるか基板１への抵抗は大きくなる
。

第３の特徴は、ｎ型エピタキシャル層７がＰＩＮホトダ
イオード３１のＮ層すなわちアノードをなし、かつダイ
オード領域の周囲のｎ型エピタキシャル層７を順メサエ
ッチングで除去することにより、ＰＩＮホトダイード３
］とバイポーラトランジスタがアイソレーションされて
いることである。

このため、表面酸化のための酸化条件を軽減することが
でき、従ってプロファイルの形成を好適になし得る。こ
れは、本発明者に係る先の出願（いずれも未公開）であ
る特願平］、　−２２９５８９号〜２２９５９４号の特
徴点、すなわち厚さ２μｍ程度の熱酸化膜の形成が必須
になっている点と大きく異なる点である。

次に、第２図（Ａ）〜（０）を参照しながら、第１図に
示す半導体装置の製造方法を説明する。

比抵抗が０，０２ΩＱｍ以下（例えば０．０１５Ωｃｍ
程度）の高ドープｐ！半導体（シリコン）基板１上に比
抵抗か５００Ω印以」二（例えば］、にΩｅｍ程度）の
低ドープｐ型エピタキシャル層２を２０〜５０μｍの厚
さで形成する（第２図（Ａ）参照）。なお、図示か省略
されているか、基板］の裏面にはオートドープ阻止のた
めの５ＩＯ２膜が形成されている。つぎに、エピタキシ
ャル層２の表面にＳ　ｈ　Ｏ２膜を形成し、フォトリソ
グラフィ技術によってその５ＩＯ２膜を加工してマスク
３０１とする。そのマスク３０１を介して上方からボロ
ン（Ｂ）をイオン注入し、ｎｐｎバイポラトランジスタ
のためのｐウェル埋込層４となるイオン注入層４０１を
形成する。この埋込層４の不純物濃度は１０１５〜１０
１６／ｃｍ３程度である（第２図（Ｂ）参照）。ｐウェ
ル埋込層４の位置で理解できるように、同図（Ｂ）にお
けるほぼ右半分がｎｐｎ　トランジスタ形成領域であり
、左半分がＰＩＮホトダイオード形成領域である。

ついで再び５ＩＯ２膜を堆積し、フォトリソグラフィ技
術などを用いてこのＳ　Ｉ　Ｏ２膜を加工し、加工後の
Ｓ　Ｉ　Ｏ２膜をマスク３０２としてアンチモン（Ｓｂ
）を熱拡散する。これによって、ｎｐｎ　ｌ・ランジス
タ用のｎ型埋込層５となる拡散層５０１が形成される（
第２図（Ｃ）参照）。プロファイル形成後のｎ型埋込層
５の不純物濃度は１０１９〜１０２０／程度である。そ
の後、表面のマスク３０２を除去し、２，３μｍ±０．
２μｍの厚さのｎ型エピタキシャル層７を形成する。そ
の不純物濃度は１０１５〜］０１６／Ｃｍ３程度である
（第２図（Ｄ）参照）。以」二で、埋込拡散とエピタキ
シャル成長工程か終わる。

引き続いて、ホトダイオードの分離プロセスについて説
明する。ます、ｎ型エピタキシャル層７の表面全体に、
後述のマスク３０３となるべき５１０２膜を形成する。

そして、その上にレジストを塗布してレジスト膜（図示
せず）を形成し、フォトリソグラフィ技術を用いて所望
領域のレジスト祠を除去し、パターニングされたレジス
ト膜（図示せず）を形成する。そして、このレジスト膜
をマスクとして、ＳｉＯ２膜をエツチングで除去し、マ
スク３０３を形成する。その後、マスク３０３を介して
、ｎｍエピタキシャル層７を表面から順メサエッチング
し側壁か斜面になった浅い溝を形成する（第２図（Ｅ）
参照）。ここで、上述の所望領域とは、ＰＩＮフォトダ
イオードの受光領域を囲む領域である。引き続いて、マ
スク３０３を除去して再びＳ　ＩＯ２からなる絶縁膜を
形成し、加工してマスク３０４を形成する。このマスク
３０４は、ホトダイオードの受光領域と分離領域を共に
含む範囲で開口を有し、このマスク３０４を介して再び
ｎ型エピタキシャル層７を順メサエッチングすることで
、受光領域を囲む領域で下地のエピタキシャル層２を露
出させる（第２図（Ｆ）参照）。

次に、表面のマスク３０４を除去した後に、エピタキシ
ャル層２．７の露出表面全体に、後述のマスク３０５と
なるべきＳ　ｉＯ２膜を形成する。

そして、その上にレジストを塗布してレジスト膜（図示
せず）を形成し、フォトリソグラフィ技術を用いて所望
領域のレジスト材を除去し、パターニングされたレジス
ト膜（図示せず）を形成する。

そして、このレジスト膜をマスクとして、５１０２膜を
エツチングで除去し、マスク３０５を形成する。その後
、マスク３０５を介して、ｎ型エピタキシャル層７を表
面から０．２μｍの深さまでウェットエツチングし、さ
らにｎ型エピタキシャル層７を貫通する深さまで異方性
ドライエツチングして、エピタキシャル層７を貫通する
矩形の満を形成する（第２図（Ｇ）参照）。ここで、上
述の所望領域とは、ｎｐｎ　トランジスタの分離領域、
ｎｐｎ　トランジスタ内部に後の工程で設けるｐ型ベー
ス層とコレクタウオールとの分離領域等である。また、
この異方性ドライエツチングの過程で、マスク３０５も
エツチングされるので薄くなる。

つぎに、表面のマスク３０５を除去した後に、耐酸化用
のＳｉＮ　　膜２６およびクツション膜となるＳ　ｒ　
Ｏ２膜２７を全面に形成する。そして、全面にポリシリ
コン２８を堆積しく第２図（Ｈ）参照）、エツチングに
より矩形溝部以外のポリシリコンを除去する（第２図（
１）参照）。このとき、矩形溝部以外のＳ　］　０２膜
２７も同時に除去されるので、ここではＳ＋ＮＩ投２６
投置６する。

つぎに、ポリシリコン２８の上側部分を熱酸化しく第２
図（Ｊ）参照）、軽くエツチングして平坦化する。以下
、絶縁物はハツチングで表現して詳細な図示は省略する
（第２図（Ｋ　）参照）。

つぎに、レジストを全面に塗布し、パターニングして所
定領域に開口を有するマスク３０６を形成し、ボロンを
イオン注入する。これにより、ｎ型エピタキシャル層７
にイオン注入層７０］。

７０２．７０３を形成する（第２図（Ｌ）参照）。

ここで、所定領域とは、ＰＩＮホトダオードのカソード
電極を取り出すべき領域等である。しかる後、熱処理に
よってイオン注入層７０１，７０２゜７０３からｐ＋層
７１，７２．７３のプロファイルを形成する（第２図（
Ｍ）参照）。

つぎに、ＰＩＮホトダオードのアノード電極を取り出す
べきｎ＋層１６の形成と、バイポーラトランジスタの形
成のための工程に入る。バイポーラトランジスタを形成
する工程は公知の手法によって行なわれ、ｎｐｎトラン
ジスタのコレクタウオールとなるｎ＋層１５、外部ベー
ス１８、真性ベース１９を形成する。

なお、真性ベース１９の下側に残されてるｎ型エピタキ
シャル層７がコレクタ２３となり、ベース］９の上側に
エミッタ２２が形成される。そして、不要な層をドライ
エツチングなどで除去し、再びＳ　ｉＯ２膜をＣＶＤ法
で堆積する（第２図（Ｎ）参照）。そして、エミッタ２
２の上の絶縁膜に開口を形成し、ここにポリシリコンで
エミッタ電極９１を形成する（第２図（０）参照）。

第１図に示す半導体装置は、以」二の工程を経た後、必
要な電極９２を形成して得られたものであり、同一基板
上にＰＩＮホトダイオード３］とｎｐｎ）ランジスタ３
２とがモノリシックに形成されている。ＰＩＮホトダイ
オード３１は、ｐ型埋込層４をＰ層（カソード）、低ド
ープｐ型エピタキシャル層２を１層、ｎ型エピタキシャ
ル層７をＮ層（アノード）とするＰＩＮ型シリコンホト
ダイオードである。ｎ型エピタキシャル層７には電極取
出用のｎ＋層］６を介してアノード電極（電極９２Ａ）
が接続されており、ｐ型埋込層４には電極取出用のｐ　
層７２．７３を介してカソード電極（電極９２Ｃ）が設
けられている。これら電極間に逆バイアス電圧が印加さ
れた状態で光が入射すると、低ドープｐ型エピタキシャ
ル層２の空乏領域でキャリアが発生し、この電子、正孔
のペアが空乏領域の電界によって移動して光電流となる
。ここで、上記の空乏層は印加電圧が５ｖ程度で３０μ
ｍ程度の幅になるため、大幅な低容量化が実現される。

なお、カソード電極として裏面電極（図示せず）を付加
すると、寄生抵抗をさらに低減することができる。

ｎｐｎ　トランジスタ３２には、図示のように、エミッ
タ電極、ベース電極、コレクタ電極が電極９２として設
けられている。ｐ型埋込層４はまた、比抵抗を補償する
ことにより、周囲の他の素子との間のパンチスルーを防
止するためにも働く。この半導体装置によれば、ＰＩＮ
ホトダイオードおよびｎｐｎバイポーラトランジスタが
同一基板上にモノリシックに形成されているので、配線
に基づく寄生容量を小さくてきる等の効果を有する。

したがって、光通信用受信回路等に用いた場合、従来回
路に比較して一層高速に動作させることが可能となる。

また、ハイブリッドＩＣのような組み込み工程が不要で
ある。

また、ＰＩＮホトダイオ−＋：３１およびｎｐｎトラン
ジスタ３２を含む表面全体が平坦あるいは緩やかな傾斜
面となり、アルミニウム配線を容易に行うことができる
。

なお、各実施例において、掻板１とエピタキシャル層２
．７の導電型は逆にしてもよい。この場合には、ホトダ
イオードのアノードとカソードが逆になる。

上記、説明した実施例によれば、次のような効果が生じ
る。

第１は、第１エピタキシャル層を低ドープとしたことに
よる高速、高周波特性向上の効果である。

すなわち、第１導電型（ｐ）エピタキシャル層は高抵抗
になるほど空乏層が広がる。例えばｐ−層の比抵抗を１
にΩ釦とし、３０μｍの厚さにエピタキシャル層を設定
すれば、５ｖの印加電圧で上記エピタキシャル層は空乏
層により占められる。

したがって、ホトダイオードの応答速度がキャリヤの空
乏層走行時間で決まるので、遮断周波数が数百メガヘル
ツまで広がる。

第２は、第２エピタキシャル層を側壁が斜面となった溝
状に除去し、ホトダイオードをアイソレートしたことに
よる高速、高周波特性向上の効果である。すなわち、ア
ノード周辺の寄生容量効果として、例えば１　ｍ＋ｎ角
のホトダイオードにこの発明の分離法を採用すれば、接
合容量はｏｖバイアス時で１０ＰＦ程度まで小さくでき
る。ところが、同じサイズのＰＩＮホトダイオード構造
でも、アノード周辺にｐｎ接合分離による接合容量が加
わると、寄生容量は１３．Ｆ程度まで増加する。本発明
では、傾斜側壁の溝（順メサエッチングされた溝）によ
る分離の低容量化で、−層の高速化が可能となる。

第３は、ホトダイオードにおける分離と電子的機能素子
における分離を、別の方法で行なったことによる効果で
ある。なわち、実施例に示されるように、バイポーラト
ランジスタのような電子的機能素子における絶縁体分離
とは別に、ホトダイオードの分離を順メサエッチングで
行えば、ＰＩＮホトダイオードのアノードの多素子分離
を可能］　７ にできる。すなわち、他の素子特性への影響を小さく抑
え、製造コストを低くしながら、メサ形状のアノードを
複数にすることが容易にできる。

第４は、素子間の特性等のバラツキを抑え得る効果であ
る。高速ＰＩＮホトダイオードの単一素子製造方法では
、初期Ｐ／Ｐ型の高抵抗エピタキシャルウェーハから不
純物拡散によってアノードを形成するが、この場合はア
ノード周辺の寄生容量が大きく、拡散のばらつきや、欠
陥発生によって暗電流の発生や光感度のばらつき問題が
生じやすい。この発明では、アノードは第２導電型エピ
タキシャル層を分割してアノードとし、エピタキシャル
層の不純物濃度や厚みの制御性が高いため、暗電流、感
度特性、歩留りが向上し、バッチ処理に対して素子間ば
らつきが抑制される。

〔発明の効果〕

本発明によれば、高ドープの第１導電型の基板上に低ド
ープ第１導電型のエピタキシャル層と第２導電型のエピ
タキシャル層の二層構造が形成されているので、ホトダ
イオードとバイポーラトラ］　８ ンジスタのような電子的機能素子の集積化が可能になる
。また、電子的機能素子の下側に第１導電型の埋込層か
形成されているので、パンチスルを防止でき、かつ湾部
を側壁が斜面となるように形成して分離領域を構成して
いるので、高速高周波特性の向上かできると共に、第２
導電型エピタキシャル層をそのままカソードまたはアノ
ードにしているので、不純物のプロファイルを好適にな
しうる。このため、フォトダイオードとバイポーラトラ
ンジスタのような電子的機能素子を、同一の基板上にモ
ノリシックに集積し、高速動作を可能にした半導体装置
を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例にかかるモノリシックＩＣの構
造を断面で示す図、第２図（Ａ）〜（０）は第１図に示
すモノリシックＩＣの製造工程を示す断面図である。 １・・・ｐ＋型ンリコン基板、２・・・ｐ型エピタキシ
ャル層、４・・・ｐ型埋込層、７・・・ｎ型エピタキシ
ャ］　９ ル層。

Claims (1)

1. 【特許請求の範囲】 １、高ドープ第１導電型の半導体基板上に低ドープ第１
   導電型の第１エピタキシャル層が形成され、さらにその
   上に第２導電型の第２エピタキシャル層が形成されてい
   る半導体装置であって、前記第２エピタキシャル層の所
   定領域を囲むように当該エピタキシャル層が順メサエッ
   チングされて除去され、かつ前記所定領域の近傍の前記
   第１エピタキシャル層に第１導電型の不純物がドープさ
   れて第１導電型の埋込層が形成されていることにより、
   前記順メサエッチングで島状に残された前記第２エピタ
   キシャル層の所定領域をカソードまたはアノード、前記
   埋込層をアノードまたはカソードとするホトダイオード
   が構成されており、前記埋込層の上の前記第２エピタキ
   シャル層中に電子的機能素子が形成されていることを特
   徴とする半導体装置。 ２、前記電子的機能素子は、前記第２エピタキシャル層
   中への不純物ドープにより形成されたベース層およびエ
   ミッタ層ならびに当該第２エピタキシャル層自身による
   コレクタ層によって構成されたバイポーラトランジスタ
   であることを特徴とする請求項１記載の半導体装置。 ３、前記電子的機能素子の下側全体が前記埋込層で囲ま
   れている請求項１記載の半導体装置。 ４、前記電子的機能素子の下側周辺全体が前記埋込層で
   囲まれている請求項１記載の半導体装置。