JPH04151871A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に詳細には、バイポーラ
型トランジスタのような電子的機能素子とＰＩＮホトダ
イオードの集積回路（ＩＣ）に関する。

〔従来の技術〕

光電変換素子としてＰＩＮ構造を有するフォトダイオー
ドが知られており、他の種類の素子、例えばバイポーラ
トランジスタとの電気的な分離や、他の素子との同一基
板上での集積化などのために、様々な技術が提案されて
いる。例えば、特開昭６２−１２３７８３号および同６
３−９３１７４号では、フォトダイオードを形成するシ
リコン結晶層とシリコン基板の間に誘電体膜を介在させ
、電気的な分離を実現する技術が開示されている。

また、特開昭６２−１５８３７３号では、シリコンフォ
トダイオードを形成した領域でシリコン基板を薄くし、
リーク電流を軽減させる技術か示されている。これと同
等の技術は、特開昭６２１８０７５号にも開示されてい
る。更に、特開昭６３−１９８８２号には、フォトダイ
オードが形成された領域でシリコン基板を薄くすると共
に、逆バイアス電圧か印加されたｐｎ接合によってフォ
トダイオードとトランジスタを電気的に分離する技術が
示されている。また、特開昭６２１６５６８号では、フ
ォトダイオードを誘電体層で囲むことにより、他の素子
、例えばトランジスタとアイソレートする技術が示され
ている。

〔発明が解決しようとする課題〕

しかし、これらの従来技術によれば、分離層形成のため
の製造工程が複雑化し、コストアップになる欠点があっ
た。また分離層が厚くなるため、装置の集積効率が低く
なる欠点があった。更に、集積効率が悪くなると、アル
ミニウムなどの配線が長くなって寄生容量が増大し、高
速動作に適しなくなる欠点があった。

本発明の目的は、フォトダイオードとバイポーラトラン
ジスタのような電子的機能素子を、同一の基板上にモノ
リシックに集積し、高速動作を可能にした半導体装置を
提供することにある。

〔課題を解決するための手段〕

本発明は、高ドープ第１導電型の半導体基板上に低ドー
プ第１導電型の第１エピタキシャル層が形成され、さら
にその上に第２導電型の第２エピタキシャル層が形成さ
れている半導体装置であって、第２エピタキシャル層の
所定領域を囲むように当該エピタキシャル層をエツチン
グして形成した溝部に絶縁物を埋め込んで分離層が形成
され、かつこの所定領域の近傍の第１エピタキシャル層
に第１導電型の不純物がドープされて第１導電型の埋込
層が形成されていることにより、第２エピタキシャル層
をカソードまたはアノード、埋込層をアノードまたはカ
ソードとするホトダイオードか構成されており、埋込層
の上の第２エピタキシャル層中に、たとえばバイポーラ
トランジスタのような電子的機能素子が形成されるでい
ることを特徴とする。

〔作用〕

本発明によれば、高ドープの第１導電型の基板上に、低
ドープで第１導電型の第１エピタキシャル層と第２導電
型の第２エピタキシャル層の二層構造が形成されている
ので、ホトダイオードと電子的機能素子（例えばバイポ
ーラトランジスタ）の集積化が可能になる。また、電子
的機能素子の下側に第１導電型の埋込層が形成されてい
るので、バンチスルーを防止でき、かつ溝部に絶縁物を
埋め込んで分離層を形成しているので、寄生容量の低減
が可能になると共に、第２エピタキシャル層をそのまま
カソードまたはアノードにしているので、不純物のプロ
ファイルを好適になしうる。

〔実施例〕

以下、添付図面により本発明の詳細な説明する。

第１図は実施例に係る半導体装置の断面図であり、この
詳細な構成は、第２図にもとづく製造工程の説明の中で
明らかにする。

まず、実施例のモノリシックＩＣは、次の点に特徴を有
している。第１の特徴は、高濃度にアクセプタ不純物が
ドープされたｐ　型シリコン基板１の上に、低ドープの
ｐ　型エピタキシャル層２およびｎ型エピタキシャル層
７の二層構造か形成されていることである。これにより
、ＰＩＮホトダイオード３１と、電子的機能素子の一例
としてのｎｐｎバイポーラトランジスタ３２を、同一基
板］上に共存させることが可能になっている。第２の特
徴は、ＰＩＮホトダイオード３１の１層として用いられ
るｐ　型エピタキシャル層２の上に電子的機能素子の一
例としてのｎｐｎバイポーラトランジスタ３２が形成さ
れており、かつ、このエピタキシャル層２とトランジス
タ３２の間にはｐ型埋込層４が設けられていることであ
る。このため、ｎｐｎバイポーラトランジスタ３２とホ
トダイオード３１との間、あるいは図示しない近傍の他
のトランジスタとの間で、パンチスルーを起すのが防止
されている。なお、第１図ではｐ型埋込層４がｎｐｎバ
イポーラトランジスタ３２の下側全体に設けられている
ので、コレクタ容量は大きくなるか、基板１への抵抗は
小さくなる。これに対して、ｎｐｎバイポーラトランジ
スタ３２の下側の周辺にのみｐ型埋込層を設ければ、コ
レクタ容量は小さくなるが基板１への抵抗は大きくなる
。第３の特徴は、ｎ型エピタキシャル層７がＰＩＮホト
ダイオード３１のＮ層すなわちアノードをなし、かつダ
イオード領域の周囲のｎ型エピタキシャル層７にトレン
チを形成して絶縁膜を形成後、ポリシリコンを埋め込ん
で構成した分離層により、ＰＩＮホトダイード３１とバ
イポーラトランジスタがアイソレーションされているこ
とである。酸化条件は埋め込んだポリシリコンの表面部
分に限り、熱工程が軽減できるため、ｎ型埋込層（第１
図の５）のプロファイル再編成等の問題がなくなる。こ
れは、本発明者に係る先の出願（いずれも未公開）であ
る特願平１−２２９５８９号〜２２９５９４号の特徴点
（厚さ２μｍ程度の酸化膜形成が必須になっていた点）
と大きく異なる点である。

次に、第２図（Ａ）〜（０）を参照しながら、第１図に
示す半導体装置の製造方法を説明する。

比抵抗が０．０２Ωｃｍ以下（例えば０．０１５Ωｃｍ
程度）の高ドープｐ型半導体（シリコン）基板１上に比
抵抗が５００ΩＱｍ以上（例えば］−ｋ　Ｑ　ｃｍ程度
）の低ドープｐ型エピタキシャル層２を２０〜５０μｍ
の厚さで形成する（第２図（Ａ）参照）。なお、図示が
省略されているが、基板１の裏面にはオートドープ阻止
のためのＳｉＯ２膜が形成されている。つぎに、エピタ
キシャル層２の表面にＳ　ｉＯ２膜を形成し、フォトリ
ソグラフィ技術によってそのＳ　ＩＯ２膜を加工してマ
スク３０１とする。そのマスク３０１を介して上方から
ボロン（Ｂ）をイオン注入し、ｎｐｎバイポーラトラン
ジスタのためのｐウェル埋込層４となるイオン注入層４
０１を形成する。この埋込層４の不純物濃度は１０１５
〜１０１６／ｃｍ３程度である（第２図（Ｂ）参照）。

ｐウェル埋込層４の位置で理解できるように、同図（Ｂ
）におけるほぼ右半分がｎｐｎトランジスタ形成領域で
あり、左半分かＰＩＮホトダイオード形成領域である。

ついで再びＳ　Ｉ　Ｏ２膜を堆積し、フォトリソグラフ
ィ技術などを用いてこのＳｉＯ２膜を加工し、加工後の
Ｓ　ｉ　Ｏ２膜をマスク３０２としてアンチモン（Ｓ　
ｂ）を熱拡散する。これによって、ｎｐｎトランジスタ
用のｎ型埋込層５となる拡散層５０１が形成される（第
２図（Ｃ）参照）。プロファイル形成後のｎ型埋込層５
の不純物濃度は１０１９〜１０２０／程度である。その
後、表面のマスク３０２を除去し、２μｍ±０．２μｍ
の厚さのｎ型エピタキシャル層７を形成する。その不純
物濃度は１０〜１０１６／ｃｍ３程度である（第２図（
Ｄ）参照）。以上で、埋込拡散とエピタキシャル成長工
程が終わる。

引き続いて、分離プロセスについて説明する。

まず、ｎ型エピタキシャル層７の表面全体に、ＳｉＯ２
膜を形成する。そして、その上にレジストを塗布してレ
ジスト膜（図示せず）を形成し、フォトリソグラフィ技
術を用いて所望領域のレジスト材を除去し、パターニン
グされたレジスト膜（図示せず）を形成する。そして、
このレジスト膜をマスクとして、５１０２膜をエツチン
グで除去し、マスク３０３を形成する（第２図（Ｅ）参
コ０ 照）。その後、マスク３０３を介し−ＣＳｎ型エピタキ
シャル層７を表面から０．２μｍの深さまでウェットエ
ツチングしく第２図（Ｆ）参照）、さらにｎ型エピタキ
シャル層７を貫通する深さまで異方性ドライエツチング
して、深さ２．３μｍ±２μｍの溝を形成する（第２図
（Ｇ）参照）。ここで、上述の所望領域とは、ｎｐｎト
ランジスタの分離領域、ｎｐｎトランジスタ内部に後の
工程で設けるｐ型ベース層とコレクタウオールとの分離
領域、ＰＩＮフォトダイオードの受光領域の周囲等であ
る。なお、受光領域を囲む溝は、低容量化の観点から、
他の溝に比べて幅広に形成される。

また、この異方性ドライエツチングの過程で、マスク３
０３もエツチングされるので薄くなる。

つぎに、表面のマスク３０３を除去した後に、耐酸化用
のＳｉＮ　　膜２６およびクツション膜となる５ＩＯ２
膜２７を全面に形成する。そして、全面にポリシリコン
２８を堆積しく第２図（Ｈ）参照）、エツチングにより
溝部以外のポリシリコンを除去する（第２図（１）参照
）。このとき、溝部以外のＳ　ｊＯ２膜２７も同時に除
去されるので、ここではＳｉＮ　　膜２６が露出する。

つぎに、ポリシリコン２８の上側部分を熱酸化しく第２
図（Ｊ）参照）、軽くエツチングして平坦化する。

以下、絶縁物はハツチングで示して詳細な図示は省略（
第２図（Ｋ）参照）。

つぎに、レジストを全面に塗布し、パターニングして所
定領域に開口を有するマスク３０４を形成し、ボロンを
イオン注入する。これにより、ｎ型エピタキシャル層７
にイオン注入層７０１゜７０２．７０３を形成する（第
２図（Ｌ）参照）。

ここで、所定領域とは、ＰＩＮホトダオードのカソード
電極を取り出すべき領域等である。しかる後、熱処理に
よってイオン注入層７０１，７０２゜７０３からｐ＋層
７］、、７２．７３のプロファイルを形成する（第２図
（Ｍ）参照）。

つぎに、ＰＩＮホトダオードのアノード電極を取り出す
べきｎ＋層］６の形成と、バイポーラトランジスタの形
成のための工程に入る。バイポラトランジスタを形成す
る工程は公知の手法によって行なわれ、ｎｐｎトランジ
スタのコレクタウオールとなるｎ＋層１５、外部ベース
１８、真性ベース１９を形成する。

なお、真性ベース１９の下側に残されてるｎ型エピタキ
シャル層７がコレクタ２３となり、ベス１９の上側にエ
ミッタ２２が形成される。そして、不要な層をドライエ
ツチングなどで除去し、再びＳｉＯ２膜をＣＶＤ法で堆
積する（第２図（Ｎ）参照）。そして、エミッタ２２の
上の絶縁膜に開口を形成し、ここにポリシリコンでエミ
ッタ電極９１を形成する（第２図（０）参照）。

第１図に示す半導体装置は、以上の工程を経た後、第１
図中にドツトで示す層間絶縁膜の上に必要な電極９２を
形成して得られたものであり、同一基板上にＰＩＮホト
ダイオード３１とｎｐｎ）ランジスタ３２′とかモノリ
シックに形成されている。ＰＩＮホトダイオード３１は
、ｐ型埋込層４をＰ層（カソード）、低ドープｐ型エピ
タキシャル層２を１層、ｎ型エピタキシャル層７をＮ層
とするＰＩＮ型シリコンホトダイオードである。ｎ型エ
ピタキシャル層７には電極取出用のｎ＋層１６を介して
アノード電極（電極９２Ａ）が接続されており、ｐ型埋
込層４には電極取出用のｐ＋層７２，７３を介してカソ
ード電極（電極９２Ｃ）が設けられている。これら電極
間に逆バイアス電圧が印加された状態で光が入射すると
、低ドープｐ型エピタキシャル層２の空乏領域でキャリ
アが発生し、この電子、正孔のペアが空乏領域の電界に
よって移動して光電流となる。ここで、上記の空乏層は
印加電圧が５層程度で３０μｍ程度の幅になるため、大
幅な低容量化が実現される。なお、カソード電極として
裏面電極（図示せず）を付加すると、寄生抵抗をさらに
低減することができる。

ｎｐｎトランジスタ３２には、図示のように、エミッタ
電極、ベース電極、コレクタ電極が電極９２として設け
られている。ｐ型埋込層４はまた、比抵抗を補償するこ
とにより、周囲の他の素子との間のパンチスルーを防止
するためにも働く。この半導体装置によれば、ＰＩＮホ
トダイオードおよびｎｐｎバイポーラトランジスタが同
一基板上にモノリシックに形成されているので、配線に
基つく寄生容量を小さ（できる等の効果を有する。

したがって、光通信用受信回路等に用いた場合、従来回
路に比較して一層高速に動作させることが可能となる。

また、ハイブリッドＩＣのような組み込み工程が不要で
ある。

また、ＰＩＮホトダイオード３１およびｎｐｎトランジ
スタ３２を含む表面全体か平坦となり、アルミニウム配
線を容易に行うことかできる。

第３図は別の実施例に係るモノリシックＩＣの断面図で
ある。そして、これが第１図のものと異なる点は、図中
の矢印Ａで示す部分の分離層が、第１図のものに比べて
幅広になっていることである。すなわち、第１図では、
このホトダイオードを囲む分離層は幅が２５〜３０μｍ
程度あるが、第３図では数μｍ程度となっている。これ
が狭いと、寄生容量か大きくなるので、第１図のように
幅広にした方か高周波特性は優れている。分離層の幅は
２次元的な解析によって与えられる周辺容量値から最適
な幅が算出できる。

なお、各実施例において、基板１とエピタキシャル層２
，７の導電型は逆にしてもよい。この場合には、ホトダ
イオードのアノードとカソードが逆になる。

上記、説明した実施例によれば、次のような効果が生じ
る。

第１は、第１エピタキシャル層を低ドープとしたことに
よる高速、高周波特性向上の効果である。

すなわち、第１導電型（ｐ）エピタキシャル層は高抵抗
になるほと空乏層が広がる。例えばｐ−層の比抵抗を１
にΩＱｍとし、３０μｍの厚さにエピタキシャル層を設
定すれば、５■の印加電圧で上記エピタキシャル層は空
乏層により占められる。

したがって、ホトダイオードの応答速度はキャリヤの空
乏層走行時間で決まるので、遮断周波数が数百メガヘル
ツまで広がる。

第２は、第２エピタキシャル層に溝部を形成し、ここに
絶縁体を埋め込んでホトダイオードをアイソレートした
ことによる高速、高周波特性向上の効果である。すなわ
ち、アノード周辺の寄生容量」　） 効果として、例えば］、　ｍｍ角のホトダイオードにこ
の発明の分離法を採用すれば、接合容量は１０゜Ｆ程度
（ＯＶバイアス時）まで小さ（できる。ところが、同じ
サイズのＰＩＮホトダイオード構造でも、アノード周辺
にｐｎ接合分離による接合容量が加わると、寄生容量は
１３．Ｆ程度まで増加する。本発明では、絶縁体分離の
低容量化で一層の高速化が可能となる。

第３は、ホトダイオードにおける分離と電子的機能素子
における分離を同様の方法で行なったことによる効果で
ある。すなわち、実施例に示されるように、バイポーラ
トランジスタのような電子的機能素子における絶縁体分
離と、ホトダイオードの絶縁体分離を共通の手法で行え
ば、高速ＰＩＮホトダイオード内蔵のための追加工程は
、最初にＰ／Ｐ高抵抗エピタキシャル基板を用意するの
みで、バイポーラの任意のプロセス条件に対応できる。

このため、他の素子特性への影響が小さく、製造コスト
を削減できる。

第４は、素子間の特性等のバラツキを抑え得る効果であ
る。高速ＰＩＮホトダイオードの単一素子の製造方法で
は、初期Ｐ／Ｐ型の高抵抗エピタキシャルウェーハから
不純物拡散によってアノードを形成するが、この場合は
アノード周辺の寄生容量が大きく、拡散のばらつきや、
欠陥発生によって暗電流の発生や光感度のばらつき問題
が生じやすい。この発明では、アノードは第２導電型エ
ピタキシャル層を分割してアノードとし、エピタキシャ
ル層の不純物濃度や厚みの制御性が高いため、暗電流、
感度特性、歩留りが向上し、バッチ処理に対して素子間
ばらつきが抑制される。

〔発明の効果〕

本発明によれば、高ドープの第１導電型の基板上に低ド
ープ第１導電型のエピタキシャル層と第２導電型のエピ
タキシャル層の二層構造が形成されているので、ホトダ
イオードとバイポーラトランジスタのような電子的機能
素子の集積化が可能になる。また、電子的機能素子の下
側に第１導電型の埋込層が形成されているので、パンチ
スルを防止でき、かつ溝部に絶縁物を埋め込んで分離層
を形成しているので、高速高周波特性の向上かできると
共に、第２導電型エピタキシャル層をそのままカソード
またはアノードにしているので、不純物のプロファイル
を好適になしうる。このため、フォトダイオードとバイ
ポーラトランジスタのような電子的機能素子を、同一の
基板上にモノリシックに集積し、高速動作を可能にした
半導体装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の実施例にかかるモノリシックＩＣの構
造を断面で示す図、第２図（Ａ）〜（０）は第１図に示
すモノリシックＩＣの製造工程を示す断面図、第３図は
別の実施例に係るモノリシックＩＣの構造を断面で示す
斜視図である。 １・・・ｐ　型シリコン基板、２・・・ｎ型エピタキシ
ャル層、４・・・ｐ型埋込層、７・・・ｎ型エピタキシ
ャル層。

Claims (1)

1. 【特許請求の範囲】 １、高ドープ第１導電型の半導体基板上に低ドープ第１
   導電型の第１エピタキシャル層が形成され、さらにその
   上に第２導電型の第２エピタキシャル層が形成されてい
   る半導体装置であって、前記第２エピタキシャル層の所
   定領域を囲むように当該エピタキシャル層をエッチング
   して形成した溝部に絶縁物を埋め込んで分離層が形成さ
   れ、かつ前記所定領域の近傍の前記第１エピタキシャル
   層に第１導電型の不純物がドープされて第１導電型の埋
   込層が形成されていることにより、前記第２エピタキシ
   ャル層をカソードまたはアノード、前記埋込層をアノー
   ドまたはカソードとするホトダイオードが構成されてお
   り、 前記埋込層の上の前記第２エピタキシャル層中に電子的
   機能素子が形成されていることを特徴とする半導体装置
   。 ２、前記電子的機能素子は、前記第２エピタキシャル層
   中への不純物ドープにより形成されたベース層およびエ
   ミッタ層ならびに当該第２エピタキシャル層自身による
   コレクタ層によって構成されたバイポーラトランジスタ
   であることを特徴とする請求項１記載の半導体装置。 ３、前記半導体基板、第１エピタキシャル層および第２
   エピタキシャル層はシリコンにより構成され、 前記分離層は、前記溝部の内壁面に絶縁膜を形成してポ
   リシリコンを埋め込み、このポリシリコンを酸化して形
   成されている請求項１記載の半導体装置。 ４、前記電子的機能素子の下側全体が前記埋込層で囲ま
   れている請求項１記載の半導体装置。 ５、前記電子的機能素子の下側周辺全体が前記埋込層で
   囲まれている請求項１記載の半導体装置。