JP2002134626A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002134626A JP2002134626A JP2000329397A JP2000329397A JP2002134626A JP 2002134626 A JP2002134626 A JP 2002134626A JP 2000329397 A JP2000329397 A JP 2000329397A JP 2000329397 A JP2000329397 A JP 2000329397A JP 2002134626 A JP2002134626 A JP 2002134626A
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Abstract
(57)【要約】
【課題】バイポーラトランジスタなどのその他の半導体
素子の特性を確保しつつ、フォトダイオードの特性を向
上させることができる半導体装置を提供する。 【解決手段】第１導電型の第１の半導体層１１と、第１
の半導体層１１の上層に形成された第２導電型の第２の
半導体層１３と、少なくとも第１の半導体層１１に達す
るように第２の半導体層１３に埋め込まれて形成された
酸化シリコンを含有する素子分離層１４と、素子分離層
１４で分離されたフォトダイオード領域において第１の
半導体層１１に達するように第２の半導体層１３に埋め
込まれて形成された酸化シリコンを含有する窓領域１４
ａと、窓領域１４ａ底部において第１の半導体層１１の
表層部分に形成された第２導電型の第３の半導体層１６
とを有し、素子分離層１４で分離されたバイポーラトラ
ンジスタ領域において第２の半導体層１１内にバイポー
ラトランジスタが構成されている構成とする。
素子の特性を確保しつつ、フォトダイオードの特性を向
上させることができる半導体装置を提供する。 【解決手段】第１導電型の第１の半導体層１１と、第１
の半導体層１１の上層に形成された第２導電型の第２の
半導体層１３と、少なくとも第１の半導体層１１に達す
るように第２の半導体層１３に埋め込まれて形成された
酸化シリコンを含有する素子分離層１４と、素子分離層
１４で分離されたフォトダイオード領域において第１の
半導体層１１に達するように第２の半導体層１３に埋め
込まれて形成された酸化シリコンを含有する窓領域１４
ａと、窓領域１４ａ底部において第１の半導体層１１の
表層部分に形成された第２導電型の第３の半導体層１６
とを有し、素子分離層１４で分離されたバイポーラトラ
ンジスタ領域において第２の半導体層１１内にバイポー
ラトランジスタが構成されている構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に少なくともバイポーラトランジスタとＰＩＮフォト
ダイオードなどのフォトダイオードとを有する半導体装
置に関する。
特に少なくともバイポーラトランジスタとＰＩＮフォト
ダイオードなどのフォトダイオードとを有する半導体装
置に関する。
【０００２】
【従来の技術】半導体装置において、フォトダイオード
は光を受けて電流を発生させるダイオードであり、ＣＤ
やＤＶＤなどの光ディスク装置に内蔵される光学ピック
アップ装置用の受光素子として広く用いられている。フ
ォトダイオードは、ｐｎ接合した半導体から構成され、
ｐｎ接合に逆バイアスを印加することで空乏層を広げ、
高い電界をかける。主に空乏層で吸収された光によって
電子−正孔対が発生し、電界に引かれて電子はｎ型半導
体領域へ、正孔はｐ型半導体領域へ移動し、電流として
検知される。
は光を受けて電流を発生させるダイオードであり、ＣＤ
やＤＶＤなどの光ディスク装置に内蔵される光学ピック
アップ装置用の受光素子として広く用いられている。フ
ォトダイオードは、ｐｎ接合した半導体から構成され、
ｐｎ接合に逆バイアスを印加することで空乏層を広げ、
高い電界をかける。主に空乏層で吸収された光によって
電子−正孔対が発生し、電界に引かれて電子はｎ型半導
体領域へ、正孔はｐ型半導体領域へ移動し、電流として
検知される。
【０００３】上記のフォトダイオードの種類としては、
ｐ層とｎ層の間に導電性不純物を低濃度に含有するＩ層
（ｐ- 層またはｎ- 層）を設けて、低電圧での空乏層を
広げやすくしたＰＩＮフォトダイオードや、アバランシ
ェ崩壊を発生させる領域を設けたアバランシェ・フォト
ダイオードなどがある。
ｐ層とｎ層の間に導電性不純物を低濃度に含有するＩ層
（ｐ- 層またはｎ- 層）を設けて、低電圧での空乏層を
広げやすくしたＰＩＮフォトダイオードや、アバランシ
ェ崩壊を発生させる領域を設けたアバランシェ・フォト
ダイオードなどがある。
【０００４】図６は、上記のＰＩＮフォトダイオード
（ＰＤ）、バイポーラトランジスタ（ＢｉＴｒ）および
ＭＯＳ（金属−絶縁層−半導体層積層型）電界効果トラ
ンジスタ（ＭＯＳＴｒ）を有する半導体装置の断面図で
ある。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13a が５〜１０μｍ程度であるｎ型エピタキ
シャル半導体層１３ａが形成されている。ｎ型エピタキ
シャル半導体層１３ａに、ｐ- 型半導体基板１０に達す
るようにｎ型エピタキシャル半導体層１３ａに埋め込ま
れて形成された酸化シリコン酸化シリコンなどからなる
素子分離層１４が形成されており、フォトダイオード
（ＰＤ）領域、バイポーラトランジスタ（ＢｉＴｒ）領
域およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域がそれ
ぞれ素子分離されている。
（ＰＤ）、バイポーラトランジスタ（ＢｉＴｒ）および
ＭＯＳ（金属−絶縁層−半導体層積層型）電界効果トラ
ンジスタ（ＭＯＳＴｒ）を有する半導体装置の断面図で
ある。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13a が５〜１０μｍ程度であるｎ型エピタキ
シャル半導体層１３ａが形成されている。ｎ型エピタキ
シャル半導体層１３ａに、ｐ- 型半導体基板１０に達す
るようにｎ型エピタキシャル半導体層１３ａに埋め込ま
れて形成された酸化シリコン酸化シリコンなどからなる
素子分離層１４が形成されており、フォトダイオード
（ＰＤ）領域、バイポーラトランジスタ（ＢｉＴｒ）領
域およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域がそれ
ぞれ素子分離されている。
【０００５】上記のフォトダイオード（ＰＤ）領域にお
いて、ｎ型エピタキシャル半導体層１３ａの表層部分に
ｐ+ 型半導体層１６ａが形成されて、ｐｎ接合が形成さ
れており、ＰＩＮフォトダイオードが構成されている。
上記のＰＩＮフォトダイオードに所定の逆バイアスを印
加すると、図６中の破線領域で示すように、ｐｎ接合面
Ｊからｎ型エピタキシャル半導体層１３ａ側およびｐ+
型半導体層１６ａのそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層Ｖはｎ側とｐ側でキャリア総数が等しく
なるように拡がるので、キャリア濃度の低いｎ型エピタ
キシャル半導体層１３ａ側の方がより広く拡がることに
なる。
いて、ｎ型エピタキシャル半導体層１３ａの表層部分に
ｐ+ 型半導体層１６ａが形成されて、ｐｎ接合が形成さ
れており、ＰＩＮフォトダイオードが構成されている。
上記のＰＩＮフォトダイオードに所定の逆バイアスを印
加すると、図６中の破線領域で示すように、ｐｎ接合面
Ｊからｎ型エピタキシャル半導体層１３ａ側およびｐ+
型半導体層１６ａのそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層Ｖはｎ側とｐ側でキャリア総数が等しく
なるように拡がるので、キャリア濃度の低いｎ型エピタ
キシャル半導体層１３ａ側の方がより広く拡がることに
なる。
【０００６】また、上記のバイポーラトランジスタ（Ｂ
ｉＴｒ）領域においては、ｎ型エピタキシャル半導体層
１３ａをコレクタ領域とし、ｐ- 型半導体基板１０とｎ
型エピタキシャル半導体層１３ａの界面部分にｎ+ 型埋
め込み層１２ａが形成され、ｎ型エピタキシャル半導体
層１３ａ表面からｎ+ 型埋め込み層１２ａに達するｎ +
型プラグ１５ａが形成されている。また、上記コレクタ
領域となるｎ型エピタキシャル半導体層１３ａの表層部
分に真性ベース領域となるｐ- 型半導体層１７ａとベー
ス取り出し領域となるｐ+型半導体層１７ｂが形成され
ている。また、上記真性ベース領域となるｐ- 型半導体
層１７ａの表層部分にエミッタ領域となるｎ+ 型半導体
層１８が形成されている。上記のように、バイポーラト
ランジスタが構成されている。
ｉＴｒ）領域においては、ｎ型エピタキシャル半導体層
１３ａをコレクタ領域とし、ｐ- 型半導体基板１０とｎ
型エピタキシャル半導体層１３ａの界面部分にｎ+ 型埋
め込み層１２ａが形成され、ｎ型エピタキシャル半導体
層１３ａ表面からｎ+ 型埋め込み層１２ａに達するｎ +
型プラグ１５ａが形成されている。また、上記コレクタ
領域となるｎ型エピタキシャル半導体層１３ａの表層部
分に真性ベース領域となるｐ- 型半導体層１７ａとベー
ス取り出し領域となるｐ+型半導体層１７ｂが形成され
ている。また、上記真性ベース領域となるｐ- 型半導体
層１７ａの表層部分にエミッタ領域となるｎ+ 型半導体
層１８が形成されている。上記のように、バイポーラト
ランジスタが構成されている。
【０００７】また、上記のＭＯＳトランジスタ（ＭＯＳ
Ｔｒ）領域においては、ｎ型エピタキシャル半導体層１
３ａにチャネル形成領域を有し、チャネル形成領域の上
層にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の
上層にゲート電極２１が形成され、ゲート電極２１の両
側部におけるｎ型エピタキシャル半導体層１３ａ内にお
いて上記チャネル形成領域に隣接してソース・ドレイン
拡散層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳト
ランジスタが構成されている。
Ｔｒ）領域においては、ｎ型エピタキシャル半導体層１
３ａにチャネル形成領域を有し、チャネル形成領域の上
層にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の
上層にゲート電極２１が形成され、ゲート電極２１の両
側部におけるｎ型エピタキシャル半導体層１３ａ内にお
いて上記チャネル形成領域に隣接してソース・ドレイン
拡散層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳト
ランジスタが構成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ＰＩＮフォトダイオードと、バイポーラトランジシタや
ＭＯＳトランジスタなどのその他の半導体素子とを有す
る半導体装置において、ＰＩＮフォトダイオードの性能
を高めるためには、空乏層を延びやすくすることが必要
であり、従ってｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定することが重要であるが、一方
で、バイポーラトランジシタやＭＯＳトランジスタなど
のその他の半導体素子、特にバイポーラトランジスタの
特性を向上させるためには、ｎ型エピタキシャル半導体
層１３ａの不純物濃度をある程度以上の高濃度に設定す
る必要があり、従来の構造においては、ＰＩＮフォトダ
イオードの特性を犠牲にせざるを得なかった。
ＰＩＮフォトダイオードと、バイポーラトランジシタや
ＭＯＳトランジスタなどのその他の半導体素子とを有す
る半導体装置において、ＰＩＮフォトダイオードの性能
を高めるためには、空乏層を延びやすくすることが必要
であり、従ってｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定することが重要であるが、一方
で、バイポーラトランジシタやＭＯＳトランジスタなど
のその他の半導体素子、特にバイポーラトランジスタの
特性を向上させるためには、ｎ型エピタキシャル半導体
層１３ａの不純物濃度をある程度以上の高濃度に設定す
る必要があり、従来の構造においては、ＰＩＮフォトダ
イオードの特性を犠牲にせざるを得なかった。
【０００９】一方で、ＰＩＮフォトダイオードの性能を
高めるために、ｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定すると、上記のようにバイポー
ラトランジスタなどのその他の半導体素子の特性が劣化
してしまうため、バイポーラトランジスタなどのその他
の半導体素子のための不純物濃度を有するｎ型ウェルが
必要となる。しかし、このようにｎ型ウェルを形成する
場合、埋め込み層が競り上がってくるためにｎ型エピタ
キシャル半導体層１３ａの膜厚を厚くしなければなら
ず、結局良好な特性のバイポーラトランジスタを得るこ
とができない。
高めるために、ｎ型エピタキシャル半導体層１３ａの不
純物濃度をより低く設定すると、上記のようにバイポー
ラトランジスタなどのその他の半導体素子の特性が劣化
してしまうため、バイポーラトランジスタなどのその他
の半導体素子のための不純物濃度を有するｎ型ウェルが
必要となる。しかし、このようにｎ型ウェルを形成する
場合、埋め込み層が競り上がってくるためにｎ型エピタ
キシャル半導体層１３ａの膜厚を厚くしなければなら
ず、結局良好な特性のバイポーラトランジスタを得るこ
とができない。
【００１０】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、バイポーラトラン
ジスタなどのその他の半導体素子の特性を確保しつつ、
ＰＩＮフォトダイオードなどのフォトダイオードの特性
を向上させることができる半導体装置を提供することで
ある。
のであり、従って、本発明の目的は、バイポーラトラン
ジスタなどのその他の半導体素子の特性を確保しつつ、
ＰＩＮフォトダイオードなどのフォトダイオードの特性
を向上させることができる半導体装置を提供することで
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、フォトダイオードとバイポ
ーラトランジスタとを有する半導体装置であって、第１
導電型の第１の半導体層と、上記第１の半導体層上に形
成された第２導電型の第２の半導体層と、上記第２の半
導体層の主面から上記第１の半導体層に達するように形
成されてフォトダイオード形成領域とバイポーラトラン
ジスタ形成領域とをそれぞれ区画するための素子分離領
域と、上記フォトダイオード形成領域において上記第１
の半導体層の主面に形成された第２導電型の第１の半導
体領域と、上記フォトダイオード形成領域において上記
第２の半導体層の主面から上記第１の半導体領域に電気
的に接続するように形成された第１の導電層と、上記フ
ォトダイオード形成領域において上記第２の半導体層の
主面から上記第１の半導体層に電気的に接続するように
形成された第２の導電層と、上記第１の半導体領域上に
形成された保護膜と、上記バイポーラトランジスタ形成
領域において上記第２の半導体層の主面に形成されたバ
イポーラトランジスタとを有する。
め、本発明の半導体装置は、フォトダイオードとバイポ
ーラトランジスタとを有する半導体装置であって、第１
導電型の第１の半導体層と、上記第１の半導体層上に形
成された第２導電型の第２の半導体層と、上記第２の半
導体層の主面から上記第１の半導体層に達するように形
成されてフォトダイオード形成領域とバイポーラトラン
ジスタ形成領域とをそれぞれ区画するための素子分離領
域と、上記フォトダイオード形成領域において上記第１
の半導体層の主面に形成された第２導電型の第１の半導
体領域と、上記フォトダイオード形成領域において上記
第２の半導体層の主面から上記第１の半導体領域に電気
的に接続するように形成された第１の導電層と、上記フ
ォトダイオード形成領域において上記第２の半導体層の
主面から上記第１の半導体層に電気的に接続するように
形成された第２の導電層と、上記第１の半導体領域上に
形成された保護膜と、上記バイポーラトランジスタ形成
領域において上記第２の半導体層の主面に形成されたバ
イポーラトランジスタとを有する。
【００１２】本発明の半導体装置は、好適には、上記第
１の半導体層が５０Ω・ｃｍ以上、さらに好適には、１
００Ω・ｃｍ以上の抵抗値を有する。
１の半導体層が５０Ω・ｃｍ以上、さらに好適には、１
００Ω・ｃｍ以上の抵抗値を有する。
【００１３】本発明の半導体装置は、好適には、上記第
１の半導体層および上記第２の半導体層がエピタキシャ
ル半導体層である。
１の半導体層および上記第２の半導体層がエピタキシャ
ル半導体層である。
【００１４】本発明の半導体装置は、好適には、上記フ
ォトダイオード形成領域を除く領域における上記第１の
半導体層の上記第２の半導体層との界面領域の不純物濃
度がその他の領域よりも高い。
ォトダイオード形成領域を除く領域における上記第１の
半導体層の上記第２の半導体層との界面領域の不純物濃
度がその他の領域よりも高い。
【００１５】本発明の半導体装置は、好適には、上記第
２の半導体層の主面から上記第１の半導体層に達するよ
うに形成された素子分離領域で区画された電界効果トラ
ンジスタ形成領域を有し、当該電界効果トランジスタ形
成領域に電界効果トランジスタが形成されている。
２の半導体層の主面から上記第１の半導体層に達するよ
うに形成された素子分離領域で区画された電界効果トラ
ンジスタ形成領域を有し、当該電界効果トランジスタ形
成領域に電界効果トランジスタが形成されている。
【００１６】上記の本発明の半導体装置は、第１導電型
の第１の半導体層と第２導電型の第２の半導体層とを積
層した構成とし、少なくとも第１の半導体層に達するよ
うに第２の半導体層に埋め込まれて形成された酸化シリ
コンを含有する素子分離領域により区画されたバイポー
ラトランジスタ形成領域において第２の半導体層内にバ
イポーラトランジスタが構成され、一方で、フォトダイ
オード形成領域においては、第１の半導体層に達するよ
うに第２の半導体層に埋め込まれて形成された酸化シリ
コンを含有する窓領域（保護膜）が形成され、その底部
において第１の半導体層の表層部分に第２導電型の第１
の半導体領域が形成されている。従って、フォトダイオ
ードは実質的に第１の半導体層内のみに形成されてお
り、バイポーラトランジスタは第２の半導体層内のみに
構成されている構成である。第１の半導体層の不純物濃
度はバイポーラトランジスタに関係なく自由に設定可能
となり、フォトダイオードに最適に設定できるので、第
１の半導体層の不純物濃度を十分低く設定することで、
フォトダイオードのｐｎ接合面から第１の半導体層側に
延びる空乏層を広げてフォトダイオードの特性の向上を
図ることができる。具体的には、第１の半導体層を１０
０Ω・ｃｍ以上とすることで、十分に広い空乏層を得る
ことができ、このように不純物濃度の低い第１の半導体
層は、基板に成長されたエピタキシャル半導体層などに
より提供できる。また、第１の半導体層を５０Ω・ｃｍ
以上程度とすることでもフォトダイオードの特性向上に
対して効果があり、この場合に第１の半導体層としては
基板に成長されたエピタキシャル半導体層の他、半導体
基板として提供することも可能である。従って、バイポ
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。
の第１の半導体層と第２導電型の第２の半導体層とを積
層した構成とし、少なくとも第１の半導体層に達するよ
うに第２の半導体層に埋め込まれて形成された酸化シリ
コンを含有する素子分離領域により区画されたバイポー
ラトランジスタ形成領域において第２の半導体層内にバ
イポーラトランジスタが構成され、一方で、フォトダイ
オード形成領域においては、第１の半導体層に達するよ
うに第２の半導体層に埋め込まれて形成された酸化シリ
コンを含有する窓領域（保護膜）が形成され、その底部
において第１の半導体層の表層部分に第２導電型の第１
の半導体領域が形成されている。従って、フォトダイオ
ードは実質的に第１の半導体層内のみに形成されてお
り、バイポーラトランジスタは第２の半導体層内のみに
構成されている構成である。第１の半導体層の不純物濃
度はバイポーラトランジスタに関係なく自由に設定可能
となり、フォトダイオードに最適に設定できるので、第
１の半導体層の不純物濃度を十分低く設定することで、
フォトダイオードのｐｎ接合面から第１の半導体層側に
延びる空乏層を広げてフォトダイオードの特性の向上を
図ることができる。具体的には、第１の半導体層を１０
０Ω・ｃｍ以上とすることで、十分に広い空乏層を得る
ことができ、このように不純物濃度の低い第１の半導体
層は、基板に成長されたエピタキシャル半導体層などに
より提供できる。また、第１の半導体層を５０Ω・ｃｍ
以上程度とすることでもフォトダイオードの特性向上に
対して効果があり、この場合に第１の半導体層としては
基板に成長されたエピタキシャル半導体層の他、半導体
基板として提供することも可能である。従って、バイポ
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。
【００１７】また、フォトダイオード形成領域を除く領
域における第１の半導体層の表層部分の第１導電型の不
純物濃度が高められている構成とすることで、ラッチア
ップを防止するなど、フォトダイオードを除く半導体素
子、即ち、バイポーラトランジスタや電界効果トランジ
スタなどの特性の劣化を十分に確保できる。
域における第１の半導体層の表層部分の第１導電型の不
純物濃度が高められている構成とすることで、ラッチア
ップを防止するなど、フォトダイオードを除く半導体素
子、即ち、バイポーラトランジスタや電界効果トランジ
スタなどの特性の劣化を十分に確保できる。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００１９】第１実施形態 図１は、本実施形態に係るＰＩＮフォトダイオード（Ｐ
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ- 型
半導体基板１０上に、１００Ω・ｃｍ程度の抵抗値を有
する不純物濃度が十分に低いｐ--型の第１エピタキシャ
ル半導体層１１が形成されている。上記の第１エピタキ
シャル半導体層１１上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13が１μｍ程度であるｎ型の第２エピタキシ
ャル半導体層１３が形成されている。
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ- 型
半導体基板１０上に、１００Ω・ｃｍ程度の抵抗値を有
する不純物濃度が十分に低いｐ--型の第１エピタキシャ
ル半導体層１１が形成されている。上記の第１エピタキ
シャル半導体層１１上に、１Ω・ｃｍ程度の抵抗値を有
し、膜厚ｔ13が１μｍ程度であるｎ型の第２エピタキシ
ャル半導体層１３が形成されている。
【００２０】第２エピタキシャル半導体層１３に、第１
エピタキシャル半導体層１１に達するように第２エピタ
キシャル半導体層１３に埋め込まれて形成された酸化シ
リコンを含有する素子分離層１４が形成されており、各
素子分離層１４の底部には素子分離のためのｐ+ 型埋め
込み層１２ｂが形成されて、フォトダイオード（ＰＤ）
領域、バイポーラトランジスタ（ＢｉＴｒ）領域および
ＭＯＳトランジスタ（ＭＯＳＴｒ）領域がそれぞれ素子
分離されている。
エピタキシャル半導体層１１に達するように第２エピタ
キシャル半導体層１３に埋め込まれて形成された酸化シ
リコンを含有する素子分離層１４が形成されており、各
素子分離層１４の底部には素子分離のためのｐ+ 型埋め
込み層１２ｂが形成されて、フォトダイオード（ＰＤ）
領域、バイポーラトランジスタ（ＢｉＴｒ）領域および
ＭＯＳトランジスタ（ＭＯＳＴｒ）領域がそれぞれ素子
分離されている。
【００２１】上記のフォトダイオード（ＰＤ）領域にお
いて、第１エピタキシャル半導体層１１に達するように
第２エピタキシャル半導体層１３に埋め込まれて形成さ
れた酸化シリコンを含有する窓領域１４ａが形成され、
その底部において第１エピタキシャル半導体層１１の表
層部分にｎ+ 型半導体層１６が形成されて、ｐｎ接合が
形成されており、ＰＩＮフォトダイオードが構成されて
いる。上記のＰＩＮフォトダイオードにおいて、第１エ
ピタキシャル半導体層１１と第２エピタキシャル半導体
層１３の界面部分にｎ+ 型半導体層１６に接続するよう
にｎ+ 型埋め込み層１２ａが形成され、さらに第２エピ
タキシャル半導体層１３表面からｎ+ 型埋め込み層１２
ａに達するｎ+ 型プラグ１５ａが形成されている。一
方、第１エピタキシャル半導体層１１と第２エピタキシ
ャル半導体層１３の界面部分に第１エピタキシャル半導
体層１１に接続するようにｐ+ 型埋め込み層１２ｂが形
成され、さらに第２エピタキシャル半導体層１３表面か
らｐ+ 型埋め込み層１２ｂに達するｐ+ 型プラグ１５ｂ
が形成されている。
いて、第１エピタキシャル半導体層１１に達するように
第２エピタキシャル半導体層１３に埋め込まれて形成さ
れた酸化シリコンを含有する窓領域１４ａが形成され、
その底部において第１エピタキシャル半導体層１１の表
層部分にｎ+ 型半導体層１６が形成されて、ｐｎ接合が
形成されており、ＰＩＮフォトダイオードが構成されて
いる。上記のＰＩＮフォトダイオードにおいて、第１エ
ピタキシャル半導体層１１と第２エピタキシャル半導体
層１３の界面部分にｎ+ 型半導体層１６に接続するよう
にｎ+ 型埋め込み層１２ａが形成され、さらに第２エピ
タキシャル半導体層１３表面からｎ+ 型埋め込み層１２
ａに達するｎ+ 型プラグ１５ａが形成されている。一
方、第１エピタキシャル半導体層１１と第２エピタキシ
ャル半導体層１３の界面部分に第１エピタキシャル半導
体層１１に接続するようにｐ+ 型埋め込み層１２ｂが形
成され、さらに第２エピタキシャル半導体層１３表面か
らｐ+ 型埋め込み層１２ｂに達するｐ+ 型プラグ１５ｂ
が形成されている。
【００２２】上記のＰＩＮフォトダイオードにおいて、
ｎ+ 型半導体層１６と第１エピタキシャル半導体層１１
の間、即ち、ｎ+ 型プラグ１５ａとｐ+ 型プラグ１５ｂ
の間に、所定の逆バイアスが印加されたときに、図１中
の破線領域で示すように、ｎ + 型半導体層１６と第１エ
ピタキシャル半導体層１１とのｐｎ接合面Ｊから第１エ
ピタキシャル半導体層１１およびｎ+ 型半導体層１６の
それぞれの側に空乏層Ｖが拡がる。ここで、空乏層Ｖは
ｎ側とｐ側とでキャリア総数が等しくなるように拡がる
ので、キャリア濃度の低い第１エピタキシャル半導体層
１１側の方がより広く拡がることになる。この場合、例
えば、第１エピタキシャル半導体層１１に最低電位が印
加される。
ｎ+ 型半導体層１６と第１エピタキシャル半導体層１１
の間、即ち、ｎ+ 型プラグ１５ａとｐ+ 型プラグ１５ｂ
の間に、所定の逆バイアスが印加されたときに、図１中
の破線領域で示すように、ｎ + 型半導体層１６と第１エ
ピタキシャル半導体層１１とのｐｎ接合面Ｊから第１エ
ピタキシャル半導体層１１およびｎ+ 型半導体層１６の
それぞれの側に空乏層Ｖが拡がる。ここで、空乏層Ｖは
ｎ側とｐ側とでキャリア総数が等しくなるように拡がる
ので、キャリア濃度の低い第１エピタキシャル半導体層
１１側の方がより広く拡がることになる。この場合、例
えば、第１エピタキシャル半導体層１１に最低電位が印
加される。
【００２３】また、バイポーラトランジスタ（ＢｉＴ
ｒ）領域およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域
においては、この領域に形成される素子の特性を向上さ
せるため、具体的には、トランジスタのラッチアップを
防止する目的で、第１エピタキシャル半導体層１１の表
層部分に、ｐ型不純物濃度が高められた領域１１ａが形
成されている。
ｒ）領域およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域
においては、この領域に形成される素子の特性を向上さ
せるため、具体的には、トランジスタのラッチアップを
防止する目的で、第１エピタキシャル半導体層１１の表
層部分に、ｐ型不純物濃度が高められた領域１１ａが形
成されている。
【００２４】上記のバイポーラトランジスタ（ＢｉＴ
ｒ）領域においては、第２エピタキシャル半導体層１３
をコレクタ領域とし、第１エピタキシャル半導体層１１
と第２エピタキシャル半導体層１３の界面部分にｎ+ 型
埋め込み層１２ａが形成され、第２エピタキシャル半導
体層１３表面からｎ+ 型埋め込み層１２ａに達するｎ+
型プラグ１５ａが形成されている。また、上記コレクタ
領域となる第２エピタキシャル半導体層１３の表層部分
に真性ベース領域となるｐ- 型半導体層１７ａとベース
取り出し領域となるｐ+ 型半導体層１７ｂが形成されて
いる。また、上記真性ベース領域となるｐ- 型半導体層
１７ａの表層部分にエミッタ領域となるｎ+ 型半導体層
１８が形成されている。上記のように、ｎｐｎ型バイポ
ーラトランジスタが構成されている。
ｒ）領域においては、第２エピタキシャル半導体層１３
をコレクタ領域とし、第１エピタキシャル半導体層１１
と第２エピタキシャル半導体層１３の界面部分にｎ+ 型
埋め込み層１２ａが形成され、第２エピタキシャル半導
体層１３表面からｎ+ 型埋め込み層１２ａに達するｎ+
型プラグ１５ａが形成されている。また、上記コレクタ
領域となる第２エピタキシャル半導体層１３の表層部分
に真性ベース領域となるｐ- 型半導体層１７ａとベース
取り出し領域となるｐ+ 型半導体層１７ｂが形成されて
いる。また、上記真性ベース領域となるｐ- 型半導体層
１７ａの表層部分にエミッタ領域となるｎ+ 型半導体層
１８が形成されている。上記のように、ｎｐｎ型バイポ
ーラトランジスタが構成されている。
【００２５】また、上記のＭＯＳトランジスタ（ＭＯＳ
Ｔｒ）領域においては、第２エピタキシャル半導体層１
３にチャネル形成領域を有し、チャネル形成領域の上層
にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上
層にゲート電極２１が形成され、ゲート電極２１の両側
部における第２エピタキシャル半導体層１３内において
上記チャネル形成領域に隣接してソース・ドレイン拡散
層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳトラン
ジスタが構成されている。図面上には、ｐチャネルＭＯ
Ｓトランジスタのみが示されているが、さらに不図示の
ｎチャネルＭＯＳトランジスタを設けてＣＭＯＳ（相補
的ＭＯＳ）トランジスタ構造とすることもできる。
Ｔｒ）領域においては、第２エピタキシャル半導体層１
３にチャネル形成領域を有し、チャネル形成領域の上層
にゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上
層にゲート電極２１が形成され、ゲート電極２１の両側
部における第２エピタキシャル半導体層１３内において
上記チャネル形成領域に隣接してソース・ドレイン拡散
層（１９ａ，１９ｂ）領域が形成されて、ＭＯＳトラン
ジスタが構成されている。図面上には、ｐチャネルＭＯ
Ｓトランジスタのみが示されているが、さらに不図示の
ｎチャネルＭＯＳトランジスタを設けてＣＭＯＳ（相補
的ＭＯＳ）トランジスタ構造とすることもできる。
【００２６】第２エピタキシャル半導体層１３の不純物
濃度は、バイポーラトランジスタおよびＭＯＳトランジ
スタなどのフォトダイオードを除く半導体素子の特性に
大きく影響を与えるので、これらのフォトダイオードを
除く半導体素子特性に合わせて設定される。
濃度は、バイポーラトランジスタおよびＭＯＳトランジ
スタなどのフォトダイオードを除く半導体素子の特性に
大きく影響を与えるので、これらのフォトダイオードを
除く半導体素子特性に合わせて設定される。
【００２７】一方で、第１エピタキシャル半導体層１１
は、特にバイポーラトランジスタ（ＢｉＴｒ）領域およ
びＭＯＳトランジスタ（ＭＯＳＴｒ）領域においてｐ型
不純物濃度が高められた領域１１ａを設けた場合には、
基本的にバイポーラトランジスタおよびＭＯＳトランジ
スタなどのフォトダイオードを除く半導体素子の特性に
影響を与えない。従って、第１エピタキシャル半導体層
１１の不純物濃度はバイポーラトランジスタに関係なく
自由に設定可能となり、フォトダイオードに最適に設定
できるので、第１エピタキシャル半導体層１１の不純物
濃度を十分低く設定することができ、これにより、ｎ+
型半導体層１６と第１エピタキシャル半導体層１１のｐ
ｎ接合面Ｊから第１エピタキシャル半導体層１１側に延
びる空乏層を十分に広げられるようにして、フォトダイ
オードの特性の向上を図ることができる。例えば、第１
エピタキシャル半導体層１１を１００Ω・ｃｍ以上とす
ることが好ましい。第１エピタキシャル半導体層１１の
膜厚は特に制限はないが、空乏層Ｖの広がる範囲よりも
厚く形成する必要がある。
は、特にバイポーラトランジスタ（ＢｉＴｒ）領域およ
びＭＯＳトランジスタ（ＭＯＳＴｒ）領域においてｐ型
不純物濃度が高められた領域１１ａを設けた場合には、
基本的にバイポーラトランジスタおよびＭＯＳトランジ
スタなどのフォトダイオードを除く半導体素子の特性に
影響を与えない。従って、第１エピタキシャル半導体層
１１の不純物濃度はバイポーラトランジスタに関係なく
自由に設定可能となり、フォトダイオードに最適に設定
できるので、第１エピタキシャル半導体層１１の不純物
濃度を十分低く設定することができ、これにより、ｎ+
型半導体層１６と第１エピタキシャル半導体層１１のｐ
ｎ接合面Ｊから第１エピタキシャル半導体層１１側に延
びる空乏層を十分に広げられるようにして、フォトダイ
オードの特性の向上を図ることができる。例えば、第１
エピタキシャル半導体層１１を１００Ω・ｃｍ以上とす
ることが好ましい。第１エピタキシャル半導体層１１の
膜厚は特に制限はないが、空乏層Ｖの広がる範囲よりも
厚く形成する必要がある。
【００２８】上記の本実施形態の半導体装置は、バイポ
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
【００２９】次に、本実施形態に係る半導体装置の製造
方法について説明する。まず、図２（ａ）に示すように
うに、例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、エピタキシャル成長法により、
１００Ω・ｃｍ程度の抵抗値を有する不純物濃度が十分
に低いｐ--型の第１エピタキシャル半導体層１１を形成
する。次に、バイポーラトランジスタ（ＢｉＴｒ）領域
およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域を開口す
るパターンの不図示のレジスト膜をパターン形成し、ホ
ウ素などのｐ型不純物をイオン注入して、不純物拡散の
ための熱処理を施し、第１エピタキシャル半導体層１１
の表層部分にｐ型不純物濃度が高められた領域１１ａを
形成する。この時点では、素子を形成するための不純物
が導入されていないので、上記熱処理は素子特性に影響
を与えない。次に、ｎ+ 型埋め込み層を形成する領域を
開口するパターンのレジスト膜Ｒをパターン形成し、リ
ンなどのｎ型不純物Ｄａ（図中×印で示す）を第１エピ
タキシャル半導体層１１の表層部分にイオン注入して導
入する。
方法について説明する。まず、図２（ａ）に示すように
うに、例えば、１０Ω・ｃｍ以下の抵抗値を有するｐ-
型半導体基板１０上に、エピタキシャル成長法により、
１００Ω・ｃｍ程度の抵抗値を有する不純物濃度が十分
に低いｐ--型の第１エピタキシャル半導体層１１を形成
する。次に、バイポーラトランジスタ（ＢｉＴｒ）領域
およびＭＯＳトランジスタ（ＭＯＳＴｒ）領域を開口す
るパターンの不図示のレジスト膜をパターン形成し、ホ
ウ素などのｐ型不純物をイオン注入して、不純物拡散の
ための熱処理を施し、第１エピタキシャル半導体層１１
の表層部分にｐ型不純物濃度が高められた領域１１ａを
形成する。この時点では、素子を形成するための不純物
が導入されていないので、上記熱処理は素子特性に影響
を与えない。次に、ｎ+ 型埋め込み層を形成する領域を
開口するパターンのレジスト膜Ｒをパターン形成し、リ
ンなどのｎ型不純物Ｄａ（図中×印で示す）を第１エピ
タキシャル半導体層１１の表層部分にイオン注入して導
入する。
【００３０】次に、図２（ｂ）に示すように、ｐ+ 型埋
め込み層を形成する領域を開口するパターンのレジスト
膜をパターン形成し、ホウ素などのｐ型不純物Ｄｂ（図
中○印で示す）を第１エピタキシャル半導体層１１の表
層部分にイオン注入して導入する。次に、第１エピタキ
シャル半導体層１１上に、エピタキシャル成長法によ
り、１Ω・ｃｍ程度の抵抗値を有し、膜厚が１μｍ程度
であるｎ型の第２エピタキシャル半導体層１３を形成す
る。
め込み層を形成する領域を開口するパターンのレジスト
膜をパターン形成し、ホウ素などのｐ型不純物Ｄｂ（図
中○印で示す）を第１エピタキシャル半導体層１１の表
層部分にイオン注入して導入する。次に、第１エピタキ
シャル半導体層１１上に、エピタキシャル成長法によ
り、１Ω・ｃｍ程度の抵抗値を有し、膜厚が１μｍ程度
であるｎ型の第２エピタキシャル半導体層１３を形成す
る。
【００３１】次に、図３（ｃ）に示すように、熱処理を
施して、ｎ+ 型埋め込み層およびｐ + 型埋め込み層を形
成するために導入したｎ型不純物Ｄａおよびｐ型不純物
Ｄｂを第１エピタキシャル半導体層１１と第２エピタキ
シャル半導体層１３の双方に拡散させ、第１エピタキシ
ャル半導体層１１と第２エピタキシャル半導体層１３の
界面部分に両層にかかるｎ+ 型埋め込み層１２ａおよび
ｐ+ 型埋め込み層１２ｂを形成する。
施して、ｎ+ 型埋め込み層およびｐ + 型埋め込み層を形
成するために導入したｎ型不純物Ｄａおよびｐ型不純物
Ｄｂを第１エピタキシャル半導体層１１と第２エピタキ
シャル半導体層１３の双方に拡散させ、第１エピタキシ
ャル半導体層１１と第２エピタキシャル半導体層１３の
界面部分に両層にかかるｎ+ 型埋め込み層１２ａおよび
ｐ+ 型埋め込み層１２ｂを形成する。
【００３２】次に、図３（ｄ）に示すように、第２エピ
タキシャル半導体層１３上に素子分離領域を開口するパ
ターンを有し、例えば窒化シリコンなどからなるマスク
層Ｍを形成し、ＲＩＥ（反応性イオンエッチング）など
のエッチング処理を施して、第２エピタキシャル半導体
層１３の膜厚の半分程度（例えば５００ｎｍ程度）の深
さの溝Ｔを形成する。このとき、フォトダイオードを形
成する領域においても、上記の溝Ｔと同時にフォトダイ
オードの窓領域となる溝Ｔａを同時に形成する。次に、
フォトダイオードの窓領域となる溝Ｔａの底部における
第２エピタキシャル半導体層１３中に、ｎ型の不純物を
高濃度にイオン注入し、ｎ+ 型半導体層１６を形成す
る。
タキシャル半導体層１３上に素子分離領域を開口するパ
ターンを有し、例えば窒化シリコンなどからなるマスク
層Ｍを形成し、ＲＩＥ（反応性イオンエッチング）など
のエッチング処理を施して、第２エピタキシャル半導体
層１３の膜厚の半分程度（例えば５００ｎｍ程度）の深
さの溝Ｔを形成する。このとき、フォトダイオードを形
成する領域においても、上記の溝Ｔと同時にフォトダイ
オードの窓領域となる溝Ｔａを同時に形成する。次に、
フォトダイオードの窓領域となる溝Ｔａの底部における
第２エピタキシャル半導体層１３中に、ｎ型の不純物を
高濃度にイオン注入し、ｎ+ 型半導体層１６を形成す
る。
【００３３】次に、図４（ｅ）に示すように、上記のマ
スク層Ｍをマスクとする熱酸化処理を施して、第２エピ
タキシャル半導体層１３に形成した溝Ｔ部分を酸化し、
第１エピタキシャル半導体層１１に達するように第２エ
ピタキシャル半導体層１３に埋め込まれた酸化シリコン
からなる素子分離層１４を形成する。これにより、フォ
トダイオード（ＰＤ）領域ＡＲa 、バイポーラトランジ
スタ（ＢｉＴｒ）領域ＡＲb およびＭＯＳトランジスタ
（ＭＯＳＴｒ）領域ＡＲc がそれぞれ素子分離される。
スク層Ｍをマスクとする熱酸化処理を施して、第２エピ
タキシャル半導体層１３に形成した溝Ｔ部分を酸化し、
第１エピタキシャル半導体層１１に達するように第２エ
ピタキシャル半導体層１３に埋め込まれた酸化シリコン
からなる素子分離層１４を形成する。これにより、フォ
トダイオード（ＰＤ）領域ＡＲa 、バイポーラトランジ
スタ（ＢｉＴｒ）領域ＡＲb およびＭＯＳトランジスタ
（ＭＯＳＴｒ）領域ＡＲc がそれぞれ素子分離される。
【００３４】上記の酸化処理において、フォトダイオー
ドの窓領域となる溝Ｔａも同時に酸化され、第１エピタ
キシャル半導体層１１に達するように第２エピタキシャ
ル半導体層１３に埋め込まれた酸化シリコンからなる窓
領域１４ａが形成される。上記のフォトダイオードの窓
領域となる溝Ｔａの酸化において、第２エピタキシャル
半導体層１３中のシリコンが酸化されるの伴い、ｎ+ 型
半導体層１６中のｎ型不純物が第１エピタキシャル半導
体層１１側に押し込まれて、最終的には第１エピタキシ
ャル半導体層１１の表層部分にまでｎ+ 型半導体層１６
が移動し、フォトダイオードとなるｐｎ接合を形成す
る。
ドの窓領域となる溝Ｔａも同時に酸化され、第１エピタ
キシャル半導体層１１に達するように第２エピタキシャ
ル半導体層１３に埋め込まれた酸化シリコンからなる窓
領域１４ａが形成される。上記のフォトダイオードの窓
領域となる溝Ｔａの酸化において、第２エピタキシャル
半導体層１３中のシリコンが酸化されるの伴い、ｎ+ 型
半導体層１６中のｎ型不純物が第１エピタキシャル半導
体層１１側に押し込まれて、最終的には第１エピタキシ
ャル半導体層１１の表層部分にまでｎ+ 型半導体層１６
が移動し、フォトダイオードとなるｐｎ接合を形成す
る。
【００３５】次に、図４（ｆ）に示すように、フォトダ
イオード（ＰＤ）領域およびバイポーラトランジスタ
（ＢｉＴｒ）領域において、ｎ+ 型埋め込み層１２ａに
達するｎ+ 型プラグ１５ａ、および、ｐ+ 型埋め込み層
１２ｂに達するｐ+ 型プラグ１５ｂをそれぞれ形成す
る。
イオード（ＰＤ）領域およびバイポーラトランジスタ
（ＢｉＴｒ）領域において、ｎ+ 型埋め込み層１２ａに
達するｎ+ 型プラグ１５ａ、および、ｐ+ 型埋め込み層
１２ｂに達するｐ+ 型プラグ１５ｂをそれぞれ形成す
る。
【００３６】以降の工程としては、バイポーラトランジ
スタ（ＢｉＴｒ）領域において、ｐ - 型半導体層１７
ａ、ｐ+ 型半導体層１７ｂおよびｎ+ 型半導体層１８を
形成し、さらにＭＯＳトランジスタ（ＭＯＳＴｒ）領域
においては、ゲート絶縁膜２０、ゲート電極２１および
ソース・ドレイン拡散層（１９ａ，１９ｂ）を形成し、
図１に示す半導体装置を製造することができる。
スタ（ＢｉＴｒ）領域において、ｐ - 型半導体層１７
ａ、ｐ+ 型半導体層１７ｂおよびｎ+ 型半導体層１８を
形成し、さらにＭＯＳトランジスタ（ＭＯＳＴｒ）領域
においては、ゲート絶縁膜２０、ゲート電極２１および
ソース・ドレイン拡散層（１９ａ，１９ｂ）を形成し、
図１に示す半導体装置を製造することができる。
【００３７】上記の本実施形態に半導体装置の製造方法
によれば、通常のバイポーラトランジスタプロセスやＭ
ＯＳトランジスタプロセスに条件などの変更を必要とす
ることなく、バイポーラトランジスタや相補的トランジ
スタを含む電界効果トランジスタなど、その他の半導体
素子の特性を確保しつつ、ＰＩＮフォトダイオードなど
のフォトダイオードの特性を向上させることができる半
導体装置を製造できる。
によれば、通常のバイポーラトランジスタプロセスやＭ
ＯＳトランジスタプロセスに条件などの変更を必要とす
ることなく、バイポーラトランジスタや相補的トランジ
スタを含む電界効果トランジスタなど、その他の半導体
素子の特性を確保しつつ、ＰＩＮフォトダイオードなど
のフォトダイオードの特性を向上させることができる半
導体装置を製造できる。
【００３８】第２実施形態 図５は、本実施形態に係るＰＩＮフォトダイオード（Ｐ
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。実質的に第１実施形態と同様な構造であるが、第１
実施形態におけるｐ- 型半導体基板１０と第１エピタキ
シャル半導体層１１が、例えば５０Ω・ｃｍ程度の抵抗
値を有するｐ--型半導体基板１０として一体に提供さ
れ、その上層に、１Ω・ｃｍ程度の抵抗値を有し、膜厚
ｔ13a が１μｍ程度であるｎ型のエピタキシャル半導体
層１３ａが形成されていることが異なる。
Ｄ）、バイポーラトランジスタ（ＢｉＴｒ）およびＭＯ
Ｓ（金属−絶縁層−半導体層積層型）電界効果トランジ
スタ（ＭＯＳＴｒ）を有する半導体装置の断面図であ
る。実質的に第１実施形態と同様な構造であるが、第１
実施形態におけるｐ- 型半導体基板１０と第１エピタキ
シャル半導体層１１が、例えば５０Ω・ｃｍ程度の抵抗
値を有するｐ--型半導体基板１０として一体に提供さ
れ、その上層に、１Ω・ｃｍ程度の抵抗値を有し、膜厚
ｔ13a が１μｍ程度であるｎ型のエピタキシャル半導体
層１３ａが形成されていることが異なる。
【００３９】上記のフォトダイオード（ＰＤ）領域にお
いて、ｐ--型半導体基板１０に達するようにエピタキシ
ャル半導体層１３ａに埋め込まれて形成された酸化シリ
コンを含有する窓領域１４ａが形成され、その底部にお
いてｐ--型半導体基板１０の表層部分にｎ+ 型半導体層
１６が形成されて、ｐｎ接合が形成されており、ＰＩＮ
フォトダイオードが構成されている。
いて、ｐ--型半導体基板１０に達するようにエピタキシ
ャル半導体層１３ａに埋め込まれて形成された酸化シリ
コンを含有する窓領域１４ａが形成され、その底部にお
いてｐ--型半導体基板１０の表層部分にｎ+ 型半導体層
１６が形成されて、ｐｎ接合が形成されており、ＰＩＮ
フォトダイオードが構成されている。
【００４０】上記のＰＩＮフォトダイオードにおいて、
ｎ+ 型半導体層１６とｐ--型半導体基板１０の間に所定
の逆バイアスが印加されたときに、図５中の破線領域で
示すように、ｎ+ 型半導体層１６とｐ--型半導体基板１
０とのｐｎ接合面Ｊからｐ--型半導体基板１０およびｎ
+ 型半導体層１６のそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層Ｖはｎ側とｐ側とでキャリア総数が等し
くなるように拡がるので、キャリア濃度の低いｐ--型半
導体基板１０側の方がより広く拡がることになる。この
場合、例えば、ｐ--型半導体基板１０に最低電位が印加
される。
ｎ+ 型半導体層１６とｐ--型半導体基板１０の間に所定
の逆バイアスが印加されたときに、図５中の破線領域で
示すように、ｎ+ 型半導体層１６とｐ--型半導体基板１
０とのｐｎ接合面Ｊからｐ--型半導体基板１０およびｎ
+ 型半導体層１６のそれぞれの側に空乏層Ｖが拡がる。
ここで、空乏層Ｖはｎ側とｐ側とでキャリア総数が等し
くなるように拡がるので、キャリア濃度の低いｐ--型半
導体基板１０側の方がより広く拡がることになる。この
場合、例えば、ｐ--型半導体基板１０に最低電位が印加
される。
【００４１】上記以外の素子分離層１４や、バイポーラ
トランジスタ（ＢｉＴｒ）およびＭＯＳトランジスタ
（ＭＯＳＴｒ）の構成は、第１実施形態と同様である。
但し、第１実施形態において設けられたｐ型不純物濃度
が高められた領域１１ａは、本実施形態においては、バ
イポーラトランジスタ（ＢｉＴｒ）領域およびＭＯＳト
ランジスタ（ＭＯＳＴｒ）領域におけるｐ--型半導体基
板１０の表層部分に設けられたｐ型不純物濃度が高めら
れた領域１０ａとなっている。
トランジスタ（ＢｉＴｒ）およびＭＯＳトランジスタ
（ＭＯＳＴｒ）の構成は、第１実施形態と同様である。
但し、第１実施形態において設けられたｐ型不純物濃度
が高められた領域１１ａは、本実施形態においては、バ
イポーラトランジスタ（ＢｉＴｒ）領域およびＭＯＳト
ランジスタ（ＭＯＳＴｒ）領域におけるｐ--型半導体基
板１０の表層部分に設けられたｐ型不純物濃度が高めら
れた領域１０ａとなっている。
【００４２】第１実施形態と同様に、エピタキシャル半
導体層１３ａの不純物濃度はフォトダイオードを除く半
導体素子特性に合わせて設定される。一方で、ｐ--型半
導体基板１０は、基本的にバイポーラトランジスタおよ
びＭＯＳトランジスタなどのフォトダイオードを除く半
導体素子の特性に影響を与えないので、その不純物濃度
はバイポーラトランジスタに関係なく自由に設定可能と
なり、例えば５０Ω・ｃｍ程度とすることで、ｎ+ 型半
導体層１６とｐ--型半導体基板１０とのｐｎ接合面Ｊか
らｐ--型半導体基板１０側に延びる空乏層を十分に広げ
て、フォトダイオードの特性の向上を図ることができ
る。
導体層１３ａの不純物濃度はフォトダイオードを除く半
導体素子特性に合わせて設定される。一方で、ｐ--型半
導体基板１０は、基本的にバイポーラトランジスタおよ
びＭＯＳトランジスタなどのフォトダイオードを除く半
導体素子の特性に影響を与えないので、その不純物濃度
はバイポーラトランジスタに関係なく自由に設定可能と
なり、例えば５０Ω・ｃｍ程度とすることで、ｎ+ 型半
導体層１６とｐ--型半導体基板１０とのｐｎ接合面Ｊか
らｐ--型半導体基板１０側に延びる空乏層を十分に広げ
て、フォトダイオードの特性の向上を図ることができ
る。
【００４３】上記の本実施形態の半導体装置は、バイポ
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
ーラトランジスタや相補的トランジスタを含む電界効果
トランジスタなど、その他の半導体素子の特性を確保し
つつ、ＰＩＮフォトダイオードなどのフォトダイオード
の特性を向上させることができる。上記の本実施形態の
半導体装置においては、ｎ型不純物とｐ型不純物を入れ
替えて構成しても同様の効果を得ることができる。
【００４４】上記の本実施形態のＰＩＮフォトダイオー
ドを有する半導体装置は、例えば７８０ｎｍや６５０ｎ
ｍの波長の光を受光することが可能であり、ＣＤやＤＶ
Ｄなどの光ディスク装置に内蔵される光学ピックアップ
装置用の受光素子を組み込んだ半導体装置などとして、
広く用いることが可能である。
ドを有する半導体装置は、例えば７８０ｎｍや６５０ｎ
ｍの波長の光を受光することが可能であり、ＣＤやＤＶ
Ｄなどの光ディスク装置に内蔵される光学ピックアップ
装置用の受光素子を組み込んだ半導体装置などとして、
広く用いることが可能である。
【００４５】本発明は、上記の実施の形態に限定されな
い。例えば、フォトダイオードの窓領域となる溝を埋め
込んでいる酸化シリコンは、必ずしも溝全部を埋め込ま
なくともよく、上記実施形態のように溝全部を埋め込む
ように形成した後、その一部を除去した形態とすること
ができる。また、本発明の半導体装置におけるフォトダ
イオードは、ＰＩＮフォトダイオードだけでなく、フォ
トダイオード全般に適用可能である。また、上記の実施
形態においてｐ型不純物とｎ型不純物を入れ替えて構成
することが可能である。また、例えば、第１実施形態に
おける第１エピタキシャル半導体層、第２エピタキシャ
ル半導体層の不純物濃度（抵抗値）や膜厚、あるいは第
２実施形態におけるエピタキシャル半導体層の不純物濃
度（抵抗値）や膜厚は、フォトダイオードを除く半導体
素子の特性に応じて適宜変更可能である。この他、本発
明の要旨を逸脱しない範囲で種々の変更を行うことがで
きる。
い。例えば、フォトダイオードの窓領域となる溝を埋め
込んでいる酸化シリコンは、必ずしも溝全部を埋め込ま
なくともよく、上記実施形態のように溝全部を埋め込む
ように形成した後、その一部を除去した形態とすること
ができる。また、本発明の半導体装置におけるフォトダ
イオードは、ＰＩＮフォトダイオードだけでなく、フォ
トダイオード全般に適用可能である。また、上記の実施
形態においてｐ型不純物とｎ型不純物を入れ替えて構成
することが可能である。また、例えば、第１実施形態に
おける第１エピタキシャル半導体層、第２エピタキシャ
ル半導体層の不純物濃度（抵抗値）や膜厚、あるいは第
２実施形態におけるエピタキシャル半導体層の不純物濃
度（抵抗値）や膜厚は、フォトダイオードを除く半導体
素子の特性に応じて適宜変更可能である。この他、本発
明の要旨を逸脱しない範囲で種々の変更を行うことがで
きる。
【００４６】
【発明の効果】本発明の半導体装置は、バイポーラトラ
ンジスタや相補的トランジスタを含む電界効果トランジ
スタなど、その他の半導体素子の特性を確保しつつ、Ｐ
ＩＮフォトダイオードなどのフォトダイオードの特性を
向上させることができる。
ンジスタや相補的トランジスタを含む電界効果トランジ
スタなど、その他の半導体素子の特性を確保しつつ、Ｐ
ＩＮフォトダイオードなどのフォトダイオードの特性を
向上させることができる。
【図１】図１は第１実施形態に係る半導体装置の断面図
である。
である。
【図２】図２は第１実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）はｎ+ 型埋め
込み層を形成するための不純物導入工程まで、（ｂ）は
第２のエピタキシャル半導体層の形成工程までを示す。
法の製造工程を示す断面図であり、（ａ）はｎ+ 型埋め
込み層を形成するための不純物導入工程まで、（ｂ）は
第２のエピタキシャル半導体層の形成工程までを示す。
【図３】図３は図２の続きの工程を示し、（ｃ）はｎ+
型埋め込み層およびｐ+ 型埋め込み層の拡散工程まで、
（ｄ）は素子分離層のための溝の形成およびフォトダイ
オードを構成するｎ+ 型半導体層の不純物導入工程まで
を示す。
型埋め込み層およびｐ+ 型埋め込み層の拡散工程まで、
（ｄ）は素子分離層のための溝の形成およびフォトダイ
オードを構成するｎ+ 型半導体層の不純物導入工程まで
を示す。
【図４】図４は図３の続きの工程を示し、（ｅ）は素子
分離層の形成工程まで、（ｆ）はｎ+ 型プラグおよびｐ
+ 型プラグの形成工程までを示す。
分離層の形成工程まで、（ｆ）はｎ+ 型プラグおよびｐ
+ 型プラグの形成工程までを示す。
【図５】図５は第２実施形態に係る半導体装置の断面図
である。
である。
【図６】図６は従来例に係る半導体装置の断面図であ
る。
る。
１０…半導体基板、１１…第１エピタキシャル半導体
層、１０ａ，１１ａ…ｐ型不純物濃度が高められた領
域、１２ａ…ｎ+ 型埋め込み層、１２ｂ…ｐ+ 型埋め込
み層、１３…第２エピタキシャル半導体層、１３ａ…エ
ピタキシャル半導体層、１４…素子分離層、１４ａ…窓
領域、１５ａ…ｎ+ 型プラグ、１５ｂ…ｐ+型プラグ、
１６…ｎ+ 型半導体層、１６ａ…ｐ+ 型半導体層、１７
ａ…ｐ- 型半導体層、１７ｂ…ｐ+ 型半導体層、１８…
ｎ+ 型半導体層、１９ａ，１９ｂ…ソース・ドレイン拡
散層、２０…ゲート絶縁膜、２１…ゲート電極、Ｖ…空
乏層、Ｊ…接合面。
層、１０ａ，１１ａ…ｐ型不純物濃度が高められた領
域、１２ａ…ｎ+ 型埋め込み層、１２ｂ…ｐ+ 型埋め込
み層、１３…第２エピタキシャル半導体層、１３ａ…エ
ピタキシャル半導体層、１４…素子分離層、１４ａ…窓
領域、１５ａ…ｎ+ 型プラグ、１５ｂ…ｐ+型プラグ、
１６…ｎ+ 型半導体層、１６ａ…ｐ+ 型半導体層、１７
ａ…ｐ- 型半導体層、１７ｂ…ｐ+ 型半導体層、１８…
ｎ+ 型半導体層、１９ａ，１９ｂ…ソース・ドレイン拡
散層、２０…ゲート絶縁膜、２１…ゲート電極、Ｖ…空
乏層、Ｊ…接合面。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA01 AA10 AB10 BA02 CA05 FC06 FC09 FC18 5F048 AC07 AC10 BA02 BA12 BG01 BG13 CA03 CA04 5F049 MA04 NA20 QA03 QA17 QA20 5F082 AA11 BA05 BA12 BC01 BC09 BC11
Claims (6)
- 【請求項１】フォトダイオードとバイポーラトランジス
タとを有する半導体装置であって、 第１導電型の第１の半導体層と、 上記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 上記第２の半導体層の主面から上記第１の半導体層に達
するように形成されてフォトダイオード形成領域とバイ
ポーラトランジスタ形成領域とをそれぞれ区画するため
の素子分離領域と、 上記フォトダイオード形成領域において上記第１の半導
体層の主面に形成された第２導電型の第１の半導体領域
と、 上記フォトダイオード形成領域において上記第２の半導
体層の主面から上記第１の半導体領域に電気的に接続す
るように形成された第１の導電層と、 上記フォトダイオード形成領域において上記第２の半導
体層の主面から上記第１の半導体層に電気的に接続する
ように形成された第２の導電層と、 上記第１の半導体領域上に形成された保護膜と、 上記バイポーラトランジスタ形成領域において上記第２
の半導体層の主面に形成されたバイポーラトランジスタ
とを有する半導体装置。 - 【請求項２】上記第１の半導体層が５０Ω・ｃｍ以上の
抵抗値を有する請求項１に記載の半導体装置。 - 【請求項３】上記第１の半導体層が１００Ω・ｃｍ以上
の抵抗値を有する請求項１に記載の半導体装置。 - 【請求項４】上記第１の半導体層および上記第２の半導
体層がエピタキシャル半導体層である請求項１、２また
は３に記載の半導体装置。 - 【請求項５】上記フォトダイオード形成領域を除く領域
における上記第１の半導体層の上記第２の半導体層との
界面領域の不純物濃度がその他の領域よりも高い請求項
１、２、３または４に記載の半導体装置。 - 【請求項６】上記第２の半導体層の主面から上記第１の
半導体層に達するように形成された素子分離領域で区画
された電界効果トランジスタ形成領域を有し、当該電界
効果トランジスタ形成領域に電界効果トランジスタが形
成されている請求項１、２、３、４または５に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000329397A JP2002134626A (ja) | 2000-10-27 | 2000-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000329397A JP2002134626A (ja) | 2000-10-27 | 2000-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134626A true JP2002134626A (ja) | 2002-05-10 |
Family
ID=18806070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000329397A Abandoned JP2002134626A (ja) | 2000-10-27 | 2000-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134626A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156715A (ja) * | 2004-11-30 | 2006-06-15 | New Japan Radio Co Ltd | 半導体装置およびその製造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0391959A (ja) * | 1989-09-04 | 1991-04-17 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓデバイスと一体化したフォトダイオード |
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| JPH09148617A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 光半導体装置 |
| JPH09213920A (ja) * | 1996-02-05 | 1997-08-15 | Sony Corp | 半導体受光素子 |
-
2000
- 2000-10-27 JP JP2000329397A patent/JP2002134626A/ja not_active Abandoned
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| JP2006156715A (ja) * | 2004-11-30 | 2006-06-15 | New Japan Radio Co Ltd | 半導体装置およびその製造方法 |
| JP4531537B2 (ja) * | 2004-11-30 | 2010-08-25 | 新日本無線株式会社 | 半導体装置およびその製造方法 |
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