JPH1117039A

JPH1117039A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH1117039A
Application number: JP17075397A
Authority: JP
Inventors: Hisamitsu Suzuki; 久満鈴木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-26
Filing date: 1997-06-26
Publication date: 1999-01-22
Anticipated expiration: 2017-06-26
Also published as: JP3189743B2

Abstract

(57)【要約】【課題】ＮＭＯＳ、ＰＭＯＳ、バイポーラの各トラン
ジスタにおいて、素子分離領域の微細化を行うことによ
り、各トランジスタのトランジスタサイズの微細化を可
能とする。【解決手段】本発明のＢｉＣＭＯＳにおける素子分離
絶縁膜は、Ｐ型半導体基板１０１上に形成されたＰ⁺型
埋込層１０２、第１のＮ⁺型理込層１０３及び第２のＮ
⁺型埋込層１０４に達するＶ字型の第１の素子分離酸化
膜１３３と、Ｐ⁺型埋込層１０２、第１のＮ⁺型埋込層
１０３及び第２のＮ⁺型埋込層Ｉ０４を貫通し、Ｐ型半
導体基板１０１に達する第２の素子分離酸化膜１３４と
によって実現されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に形
成されたバイポーラトランジスタと、相補型電界効果型
トランジスタ（以下「ＣＭＯＳ」という。）とを合わせ
持った半導体集積回路装置及びその製造方法に関し、特
に素子分離領域の構造に特徴を有する半導体集積回路装
置及びその製造方法に関する。

【０００２】

【従来の技術】第１の従来技術は、Ｎ．Ｉｔｏｎ著「Ｉ
ＥＥＥ１９９２ＢｉｐｏｌａｒＣｉｒｃｕｉｔｓ
ａｎｄＴｅｃｈｎｏｌｏｇｙＭｅｅｔｉｎｇ」（１
９９２年１０月発行）の１０４頁〜１０７頁・第３図及
び第４図に記載されている。第２の従来技術は、特開昭
５７−２３２３９号公報、５頁６５行〜７頁１６行、第
６図（ａ）〜（ｊ）に記載されている。第３の従来技術
は、特開昭５８−９３３４２号公報、２頁５０行〜３頁
１１行、第４図（ａ）〜（ｉ）に記載されている。

【０００３】バイポーラトランジスタの持つ高速動作・
高駆動能力及びＣＭＯＳの低消費電力の両方の性質を兼
ね備え、これを同一基板に形成した半導体集積回路装置
（以下、「ＢｉＣＭＯＳ」という。）技術は、近年の低
消費電力化及び高速化の要求を実現するための最も有効
な手法の一つである。このＢｉＣＭＯＳ技術において、
バイポーラトランジスタ及びＣＭＯＳをより高性能化・
高集積化するためには、それぞれのトランジスタの微細
化と素子分離領域の微細化という「トランジスタサイ
ズ」の微細化を行っていく必要がある。素子分離領域の
微細化の方法としては、半導体基板にトレンチ（溝）を
形成し、絶縁膜を埋め込むトレンチ分離という方法が知
られている。

【０００４】第１従来技術として、バイポーラトランジ
スタの素子分離で用いられているトレンチ技術について
図２０乃至図２２を用いて説明する。図２０乃至図２２
の（ａ）〜（ｆ）は、第１の従来技術による構造及び製
造方法を説明するための半導体素子の断面図である。

【０００５】まず、図２２（ｆ）を用いて第１の従来技
術による構造を説明する。第１の従来技術によるバイポ
ーラトランジスタの素子分離は、Ｐ型半導体基板６０１
上に形成されたＮ⁺型埋込層６３５に達する第１の素子
分離絶縁膜６４０と、Ｎ⁺型埋込層６３５を貫通しＰ型
半導体基板６０１に達する第２の素子分離絶縁膜６４１
によって形成されている。第２の素子分離絶縁膜６４１
は第１の素子分離絶縁膜６４０の下に形成されている。
ベース領域（真性ベース領域６２１と外部ベース領域６
３２）、コレクタ引き出し領域６１２の各領域の大きさ
は、第１の素子分離絶縁膜６４０によって決められてい
る。また、コレクタ領域（Ｎ⁺型埋込層６３５）は第２
の素子分離絶縁膜６４１によって決められた構造となっ
ている。

【０００６】次に、図２０乃至図２２の（ａ）〜（ｆ）
を用いて第１の従来技術における製造方法を説明する。

【０００７】図２０（ａ）は、Ｐ型半導体基板６０１上
に公知の方法により、Ｎ⁺型埋込層６３５を形成し、続
いてＮ型エピタキシャル層６０５を形成し、第１のトレ
ンチ６０６（シャロートレンチ）を形成するために、酸
化膜、窒化膜と酸化膜の積層膜、等の第７のマスク９０
７を形成したものである。

【０００８】図２０（ｂ）は、公知の異方性エッチング
技術を用いてＮ⁺型埋込層６３５に到達するように第１
のトレンチ６０６を形成したものである。

【０００９】図２１（ｃ）は、フォトレジスト等のマス
ク（図示せず）を用いて、第２のトレンチ６０８（ディ
ープトレンチ）を第１のトレンチ６０６中に形成し、マ
スクを除去したものである。

【００１０】図２１（ｄ）は、第１の酸化膜を６０７を
第２のトレンチ６０８内に形成し、ポリシリコン６１４
で埋込んだものである。なお、「ＩＥＥＥｌ９９２
ＢｉｐｏｌａｒＣｉｒｃｕｉｔｓａｎｄＴｅｃｈ
ｎｏｌｏｇｙＭｅｅｔｉｎｇの１０６頁、第４図」で
は、ポリシリコンを埋込む他に、シリコン酸化膜やＢＰ
ＳＧ膜（ボロンとリンを含有したシリコン酸化膜）で形
成する方法も示されている。

【００１１】図２２（ｅ）は、第２の酸化膜６０９によ
り第１のトレンチ６０６を埋込み、マスク９０７を除去
したものである。これによって、浅くて広い第１の素子
分離絶縁膜６４０と、深くて狭い第２の素子分離絶縁膜
６４１が形成される。

【００１２】図２２（ｆ）は、公知の方法を用いること
によりバイポーラトランジスタ部を形成したものであ
る。

【００１３】第１の従来技術では、第１の素子分離絶縁
膜は広くて浅い分離領域を形成しているが、図３３
（ｂ）（ｃ）に示したように、広い素子分離領域では、
素子分離領域の中央部分でＣＶＤ等で成長した絶縁膜の
膜厚が薄くなる又は無くなるという問題が生じる。これ
を、解決する方法が公知の技術として知られているの
で、第２の従来技術及び第３の従来技術として図面を参
照して説明する。

【００１４】図２３乃至図２７の（ａ）〜（ｊ）を用い
て第２の従来技術における製造方法を説明する。

【００１５】図２３（ａ）は、（１００）の結晶面をも
つＰ型半導体基板７０１上に、溝部形成予定部が除去さ
れたレジストパターンである第８のマスク９０８を、光
食刻法により形成したものである。

【００１６】図２３（ｂ）は、レジストパターンである
第８のマスク９０８をエッチングのマスクとして、Ｐ型
半導体基板７０１をリアクティブイオンエッチングによ
りエッチングしたものである。このとき、図に示す如
く、垂直に近い側面をもつ複数の第１のトレンチ７０
６’及び７０６が形成された。この際に、図中一番左の
第１のトレンチ７０６’は幅１．５μｍ、深さ２μｍの
寸法をなし、他の溝とは充分に離して設けた。一方、他
の第１のトレンチ７０６は、それぞれ幅１μｍ、深さ２
μｍの寸法をなし、互いに１μｍの間隔をあけて近接し
て設けた。

【００１７】図２４（ｃ）は、レジストパターンである
第８のマスク９０８をイオン注入のマスクとして、Ｐ型
半導体基板７０１と同導電型の不純物であるボロンを加
速電圧５０ｋｅＶ、ドーズ量５×１０¹²ｃｍ^-2の条件で
イオン注入した後、熱処理を施して第１のトレンチ７０
６’，７０６の底に第１のチャネルストッパ領域７４９
を形成したものである。

【００１８】図２４（ｄ）は、マスク９０８を除去した
後、第１の酸化膜７０７をＣＶＤ法により第１のトレン
チ７０６’の開口部幅の半分（０．７５μｍ）以上の厚
さ（１．０μｍ）となるように堆積した。このとき、第
１の酸化膜７０７は、Ｐ型半導体基板７０１上及び第１
のトレンチ７０６’，７０６内面に徐々に堆積され、図
に示す如く第１のトレンチ７０６’，７０６の開口部ま
で十分埋め込まれた。なお、この堆積時においては、選
択酸化の如く高温かつ長時間の熱処理が解消されること
により、第１のチャネルストッパ領域７４９中のＰ⁺型
の不純物の再拡散は殆ど起きなかった。

【００１９】図２５（ｅ）は、第１の酸化膜７０７を弗
化アンモンでＰ型半導体基板７０１主表面が露出するま
で全面エッチングしたものである。このとき、Ｐ型半導
体基板７０１上の第１の酸化膜７０７部分の膜厚分だけ
除去され、第１のトレンチ７０６’，７０７の内部にの
み第１の酸化膜７０７が残存し、第１の素子分離酸化膜
７３３が形成された。

【００２０】図２５（ｆ）は、広い素子分離領域７５３
を形成するために、フォトレジスト膜からなる第９のマ
スク９０９を、図中に示したように、広い素子分離領域
７５３形成予定領域に選択的に開口し、他の狭い素子分
離領域７５２や素子領域を第９のマスク９０９で覆った
後、リアクティブイオンエッチングを行ったものであ
る。このとき、図に示す如く、レジスト膜からなる第９
のマスク９０９の開口した部分では、第１の素子分離酸
化膜７３３で挟まれたＰ型半導体基板７０１が選択的に
除去され、垂直に近い側面をもち、幅１μｍ、深さ２μ
ｍの第２のトレンチ７０８が形成される。

【００２１】図２６（ｇ）は、レジストパターンである
第９のマスク９０９をイオン注入のマスクとして、Ｐ型
半導体基板７０１と同導電型の不純物であるボロンを加
速電圧５０ｋｅＶ、ドーズ量５×１０¹²ｃｍ^-2の条件で
イオン注入した後、熱処理を施して第２のトレンチ７０
８の底に第２のチャネルストッパ領域７５０を形成した
ものである。

【００２２】図２６（ｈ）は、第９のマスク９０９を除
去した後、第２の酸化膜７０９をＣＶＤ法により、第２
のトレンチ７０８の開口部の半分（０．５μｍ）以上の
厚さ（０．８μｍ）となるように堆積したものである。
このとき、第２の酸化膜７０９は、Ｐ型半導体基板７０
１上及び第２のトレンチ７０８内面に徐々に堆積され、
図に示す如く第２のトレンチ７０８の開口部まで十分埋
め込まれた。なお、このＣＶＤの過程で、第１のチャネ
ルストッパ領域７４９と第２のチャネルストッパ領域７
５０が一体化され、幅の広いチャネルストッパ領域７５
１が形成された。

【００２３】図２７（ｉ）は、第２の酸化膜７０９を弗
化アンモンでＰ型半導体基板７０１主表面が露出するま
で全面エッチングしたものである。このとき、Ｐ型半導
体基板７０１上の第２の酸化膜７０９部分の膜厚分だけ
除去され、第２のトレンチ７０８の内部にのみ第２の酸
化膜７０９が残存し、第２の素子分離酸化膜７３４が形
成される。そして、この第２の素子分離酸化膜７３４と
第１の素子分離酸化膜７３３とが一体化し７μｍ幅の広
い素子分離領域７５３（フィールド領域）が形成され
る。なお、第１のトレンチ７０６’内に形成された第１
の素子分離酸化膜７３３は１．５μｍ幅の狭い素子分離
領域７５２として利用される。この手法を用いると、狭
い素子分離領域７５２と広い素子分離領域７５３とを同
時に形成することができ、第１の従来技術で述べた、広
い素子分離領域７５３の中央部分でＣＶＤ等で成長した
絶縁膜の膜厚が薄くなる又は無くなるという問題が生じ
ることはない。

【００２４】図２７（ｊ）は、ゲート酸化膜７１３を介
してポリシリコンからなるゲート電極７１７を形成し、
砒素拡散を行ってＮ⁺型ソース・ドレイン領域７２３を
形成し、更に、ＣＶＤ酸化膜からなる層間絶縁膜７２８
を堆積し、ゲート電極７１７及びＮ⁺型ソース・ドレイ
ン領域７２３に対応する層間絶縁膜７２８部分にコンタ
クトホール（ゲート電極のコンタクトホールは図示せ
ず）を開孔した後、アルミニウムを真空蒸着し、電極分
離を施して、ソース取り出しアルミニウム電極、ドレイ
ン取り出しアルミニウム電極、ゲート取り出しアルミニ
ウム電極（図示せず）といった金属配線７３０を形成し
て、ＮＭＯＳ（ｎチャネルＭＯＳＬＳＩ）を製造したも
のである。

【００２５】次に、図２８乃至図３２の（ａ）〜（ｉ）
を用いて第３の従来技術における製造方法を説明する。

【００２６】図２８（ａ）は、比抵抗５ΩｃｍのＰ型
（１００）半導体基板８０１の素子分離領域に間隔が
１．５μｍで、幅が１．５μｍのフォトレジストのパタ
ーンからなる第１０のマスク９１０を光露光枝術を用い
て形成したものである。

【００２７】図２８（ｂ）は、反応性イオンエッチング
技術を用いて、図中に示すように深さ１μｍの第１のト
レンチ８０６をＰ型半導体基板８０１に形成し、第１０
のマスク９１０を除去したものである。

【００２８】図２９（ｃ）は、気相成長技術を用いて厚
み２μｍの第１の酸化膜８０７を全面に堆積させ、次に
スピンコート法を用いて、ＰＭＡＨレジストからなる第
１１のマスク９１１を厚み１μｍ形成したものである。

【００２９】図２９（ｄ）は、ＰＭＡＨレジストからな
る第１１のマスク９１１と第１の酸化膜８０７のエッチ
ング速度が等しい条件で、第１１のマスク９１１と第１
の酸化膜８０７をエッチングしてＰ型半導体基板８０１
の表面を露出させ、第１の素子分離酸化膜８３３を形成
したものである。

【００３０】図３０（ｅ）は、光露光技術を用いて、素
子形成領域を選択的にフォトレジストからなる第１２の
マスク９１２を被せたものである。

【００３１】図３０（ｆ）は、反応性イオンエッチング
技術を用いて露出しているシリコンをエッチングし、第
１のトレンチ８０７と同一の深さの第２のトレンチ８０
８を形成し、第１２のマスク９１２を除去したものであ
る。

【００３２】図３１（ｇ）は、気相成長技術を用いて厚
み２μｍの第２の酸化膜８０９を全面に堆積させた後、
スピンコート法を用いて、前述のＰＭＡＨレジストから
なる第１３のマスク９１３を厚み１μｍ形成したもので
ある。

【００３３】図３１（ｈ）は、ＰＭＡＨレジストからな
る第１３のマスク９１３と第２の酸化膜８０９のエッチ
ング速度が等しい条件で、第１３のマスク９１３と第２
の酸化膜８０９をエッチングしてＰ型半導体基板８０１
の表面を露出させ、第２の素子分離酸化膜８３４を形成
したものである。以上の工程によって、図中に示すよう
に狭い素子分離領域８５２にも広い素子分離領域８５３
にも平坦に第１の酸化膜８０７と第２の酸化膜８０９を
埋込むことができた。また、狭い素子分離領域８５２は
第１の素子分離酸化膜８３３によって、また、広い素子
分離領域８５３は第１の素子分離酸化膜８３３と第２の
素子分離酸化膜８３４とを互いに隣接させることによっ
て形成することができた。

【００３４】図３２（ｉ）は、全面に加速電圧１５０ｋ
ｅＶかつドーズ量１×１０¹⁴ｃｍ^-2 の条件でボロンをイ
オン注入し、続いて、通常の技術を用いて、素子形成領
域に、Ｎ⁺型ソース・ドレイン領域８２３、ゲート酸化
膜８１３及びゲート電極８１７を形成し、ＮＭＯＳを製
造したものである。

【００３５】なお、第２の従来技術と第３の従来技術の
違いは、第１のトレンチの幅にある。すなわち、第２の
従来技術では、孤立した狭い素子分離領域部の第１のト
レンチの幅と、複数が互いに隣接した広い素子分離領域
部の第２のトレンチ幅とが異なっている。これに対し、
第３の従来技術では、第１のトレンチの幅がすべて一定
で作られている。

【００３６】

【発明が解決しようとする課題】始めに、第１の従来技
術での問題点について図面を参照しながら説明する。な
お、図中の番号は分かり易くするために、第１の従来技
術で用いたものと同じにしてある。

【００３７】図３３及び図３４の（ａ）〜（ｄ）は、第
１の従来技術の問題点を説明するための半導体素子の工
程断面図である。

【００３８】図３３（ａ）は、Ｐ型半導体基板６０１に
マスクを用いて、幅の狭いトレンチ６４７と幅の広いト
レンチ６４８を形成し、ＣＶＤ等の公知の技術を用いて
第２の酸化膜６０９を成長させたものである。なお、図
３３（ａ）は、図２２（ｅ）の第２の酸化膜６０９を埋
込んだときに相当する。

【００３９】図中からも明らかなように、幅の狭いトレ
ンチ６４７は第２の酸化膜６０９により完全に埋込まれ
ているが、例えば、幅が〜数ｍｍに達するような幅の広
いトレンチ６４８では、第２の酸化膜６０９の表面に段
差が生じる。理論的には、トレンチの幅の半分以上の膜
厚を成長させれば、段差の発生を抑えられる。しかし、
膜厚が〜数ｍｍにまで達するようなＣＶＤ成長は、生産
性を落とすので実現不可能である。

【００４０】図３３（ｂ）は、公知の異方性エッチング
により、第２の酸化膜を６０９を全面エッチングしたも
のである。図３４（ｃ）は、近年のＣＭＰ（化学的機械
的研磨）技術を用いて、第２の酸化膜を６０９を異方性
エッチングしたものである。

【００４１】図中からも明らかなように、公知のこれら
の技術を用いると、幅の狭いトレンチ６４７には、第２
の酸化膜６０９をきれいに埋込むことはできるが、幅の
広いトレンチ６４８には、第２の酸化膜６０９をきれい
に埋込むことはできない。そのため、ここで生じた段差
が原因で、後工程において、例えば、配線形成のための
エッチング工程において、配線間のショートが発生した
り、フォトレジストを用いたパターニング工程におい
て、フォトレジストが寸法通りに加工できなかったり、
等の問題が生じる。また、幅の広いトレンチ６４８に、
幅の上限を設ける方法もあるが、これは平面レイアウト
を行う際の制限事項となるので、レイアウトの自由度が
減少する。

【００４２】図３４（ｄ）は、第１の従来技術を用いた
バイポーラトランジスタの実現例である。図示するよう
に、削減可能なコレクタ−基板間拡散層容量６５７と、
削減可能なべース電極−コレクタ間容量６５８とが現状
で存在する。したがって、バイポーラトランジスタのト
ランジスタサイズを変更することなしに、素子分離の構
造を変えることにより、トランジスタの性能を向上でき
る余地もある。これは、微細化を進めていく上で改善す
べき問題となっている。

【００４３】次に、第２の従来技術及び第３の従来技術
での問題点について図面を参照しながら説明する。

【００４４】図３５（ａ）は、一般的に用いられている
ＮＭＯＳ部１０５４及びＰＭＯＳ部１０５５の平面レイ
アウトの一例である。図３５（ｂ）及び図３６（ｃ）
は、図３５（ａ）のＥ−Ｆ部での断面構造を示し、図３
５（ｂ）は第２の従来技術による本平面レイアウトの実
現例を、図３６図（ｃ）は第３の従来技術での本平面レ
イアウトの実現例をそれぞれ示したものである。なお、
問題点を分かり易くするために、図３５（ｂ）では第２
の従来技術を説明する際に用いた図番号を、また、図３
６（ｃ）では第３の従来技術を説明する際に用いた図番
号を用いた。

【００４５】図３５（ａ）は、ＮＭＯＳ部１０５４及び
ＰＭＯＳ部１０５５の平面レイアウトで、ゲート電極１
０１７と、Ｎ⁺型ソース・ドレイン領域１０２３、Ｐ⁺
型Ｐウエルコンタクト領域１０２６、Ｐ⁺型ソース・ド
レイン領域１０２５、Ｎ⁺型Ｎウエルコンタクト領域１
０２４がある。

【００４６】図３５（ｂ）では、図中に示したように第
１の素子分離酸化膜７３３及び第２の素子分離酸化膜７
３４が、Ｐ型ウエル領域７１０及びＮ型ウエル領域７１
１よりも深く形成されている。この場合、Ｎ⁺型ソース
・ドレイン領域７２３とＰ⁺型Ｐウエルコンタクト領域
７２６との間、及びＰ⁺型ソース・ドレイン領域７２５
とＮ⁺型Ｎウエルコンタクト領域７２４との間には、素
子分離領域を形成することができない。これは、もし素
子分離領域をこれらの間に形成してしまうと、ＮＭＯＳ
では、Ｐウエルの電位とＮＭＯＳのソースの電位とを、
また、ＰＭＯＳでは、Ｎウエルの電位とＰＭＯＳのソー
スの電位とを同じにすることができなくなるためであ
る。

【００４７】また、図中に示した断面構造を用いると、
例えば、ソース領域とウエルコンタクト領域が隣り合う
ときには、互いの電位が同じであるため、互いの間隔を
あける必要はない。しかし、ドレイン領域とウエルコン
タクト領域が隣り合うときには、互いの電位が異なるた
め、互いの間隔を十分あける必要が生じ、トランジスタ
領域の微細化の妨げとなる。

【００４８】図３６（ｃ）では、図３５（ｂ）と異な
り、図中に示したように第１の素子分離酸化膜８３３と
第２の素子分離酸化膜８３４が、Ｐ型ウエル領域８１０
とＮ型ウエル領域８１１よりも浅く形成されている。そ
のため、Ｎ⁺型ソース・ドレイン領域８２３とＰ⁺型Ｐ
ウエルコンタクト領域８２６との間、及びＰ＋型ソース
・ドレイン領域８２５とＮ⁺型Ｎウエルコンタクト領域
８２４との間に、素子分離領域を形成することができ、
前述した第２の従来技術での問題点は解決される。

【００４９】しかしながら、第１の素子分離酸化膜８３
３及び第２の素子分離酸化膜８３４が、Ｐ型ウエル領域
８１０及びＮ型ウエル領域８１１よりも浅く形成されて
いるので、トランジスタサイズを更に微細化していく
と、ＰＮＰ及びＮＰＮの寄生バイポーラトランジスタに
よるラッチアップが起こりやすくなり、デバイス動作上
の信頼性が低下する。

【００５０】以上に、説明したように、第１の従来技術
では、広い素子分離領域の形成に大きな問題があり、更
に、現状のバイポーラトランジスタのトランジスタサイ
ズを変更することなしに、素子分離の構造を変えること
によりトランジスタ性能を高性能化する余地もあり、微
細化を進めていく上で改善を考慮する必要がある。

【００５１】また、第２の従来技術及び第３の従来技術
では、トランジスタサイズの微細化に対し、現状の方法
では前述した理由から限界が生じてしまう。

【００５２】

【発明の目的】本発明の目的は、前述した問題点をすべ
て解決することであるが、特に、ＮＭＯＳ、ＰＭＯＳ、
バイポーラの各トランジスタにおいて、素子分離領域の
微細化を行うことにより、各トランジスタのトランジス
タサイズの微細化を可能とすることにある。

【００５３】

【課題を解決するための手段】本発明に係る半導体回路
装置は、第１導電型の半導体基板上に、第１導電型の不
純物領域、前記第１導電型とは異なる第２導電型の第１
の不純物領域、及び前記第２導電型の第２の不純物領域
のうちの少なくとも一つの不純物領域を有し、更に、深
さの異なる第１の素子分離絶縁膜と第２の素子分離絶縁
膜とを有し、前記第１の素子分離絶縁膜及び第２の素子
分離絶縁膜が、単体により又は複数が隣接若しくは間隔
をあけて並ぶことにより素子分離領域を形成したもので
ある。また、前記第１導電型の不純物領域と前記第２導
電型の第１の不純物領域とが、相補型電界効果型トラン
ジスタのウエル領域又はウエル領域及び埋込層領域であ
り、第２導電型の第２の不純物領域がバイポーラトラン
ジスタのコレクタ領域であるものとしてもよい。前記第
１の素子分離絶縁膜及び前記第２の素子分離絶縁膜が、
前記第１導電型の半導体基板に溝状に形成され、前記第
１の素子分離絶縁膜の方が前記第２の素子分離絶縁膜よ
りも溝の深さが深く形成したものとしてもよい。前記第
１の素子分離絶縁膜及び前記第２の素子分離絶縁膜の少
なくとも最も外側が、絶縁膜で形成されているものとし
てもよい。

【００５４】また、本発明の半導体回路装置の製造方法
は、第１導電型の半導体基板上に、第１の溝を形成する
工程と、第１の溝を埋めて第１の素子分離絶縁膜を形成
する工程と、第２の溝を形成する工程と、第２の溝を埋
めて第２の素子分離絶縁膜を形成する工程とを含むもの
である。また、前記第１の溝と前記第２の溝との深さを
変えて形成する工程を含むものとしてもよい。更に、前
記第１の素子分離絶縁膜及び前記第２の素子分離絶縁膜
の少なくとも最も外側を絶縁膜で形成する工程を含むも
のとしてもよい。

【００５５】本発明では、半導体基板に溝を形成するこ
とによって形成された、第１の素子分離絶縁膜と第２の
素子分離絶縁膜が存在する。第１の素子分離絶縁膜は、
ウエル領域や埋込層領域を貫通し、半導体基板まで達す
る深さに形成される。第２の素子分離絶縁膜は、ウエル
領域の底又は埋込層領域の底よりも浅く形成される。第
１の素子分離絶縁膜は、バイポーラトランジスタ、ＮＭ
ＯＳ、ＰＭＯＳ等の各トランジスタ間の素子分離を狭い
間隔で行う。第２の素子分離絶縁膜は、バイポーラトラ
ンジスタのコレクタ引き出し領域とベース領域との間の
素子分離と、ＣＭＯＳのソース・ドレイン領域とウエル
コンタクト領域との素子分離を狭い間隔で行う。これに
より、素子分離領域の微細化を行うことができ、素子分
離領域の微細化が図れる。また、第１の素子分離絶縁膜
が狭い間隔で半導体基板まで達する深さに形成されてい
るので、ＮＰＮ、ＰＮＰの各寄生バイポーラトランジス
タによるラッチアップを防止でき、ラッチアップに対す
る耐性が向上する。

【００５６】

【発明の実施の形態】図１乃至図５の（ａ）〜（ｉ）
は、本発明の第１実施形態の構造及びの製造方法を説明
するための半導体素子の断面図である。

【００５７】まず、図５（ｉ）を用いて本発明の第１実
施形態の構造を説明する。本実施形態のＢｉＣＭＯＳに
おける素子分離絶縁膜は、Ｐ型半導体基板１０１上に形
成されたＰ⁺型埋込層１０２、第１のＮ⁺型理込層１０
３及び第２のＮ⁺型埋込層１０４に達するＶ字型の第１
の素子分離酸化膜１３３と、Ｐ⁺型埋込層１０２、第１
のＮ⁺型埋込層１０３及び第２のＮ⁺型埋込層Ｉ０４を
貫通し、Ｐ型半導体基板１０１に達する第２の素子分離
酸化膜１３４とによって実現されている。素子分離幅の
狭い所は、第１の素子分離酸化膜１３３又は第２の素子
分離酸化膜１３４のみで分離されている。素子分離幅の
広い所は、第１の素子分離酸化膜１３３と第２の素子分
離酸化膜１３４とが隣接することにより分離されてい
る。また、広い素子分離領域では、第１の素子分離酸化
膜１３３は第２の素子分離酸化膜１３４の間に挟まれた
構造となっている。

【００５８】更に、Ｎ⁺型Ｎウエルコンタクト領域１２
４、Ｐ⁺型Ｐウエルコンタクト領域１２６及びコレクタ
引き出し領域１１２のそれぞれは、第１の素子分離酸化
膜１３３及び第２の素子分離酸化膜１３４により周囲を
囲まれることにより、各素子領域の位置が決められた構
造となっている。また、Ｐ⁺型埋込層１０２、第１のＮ
⁺型埋込層１０３、第２のＮ⁺型埋込層１０４、Ｐ型ウ
エル領域１１０及びＮ型ウエル領域１１１のそれぞれ
は、第２の素子分離酸化膜１３４によって周囲を囲まれ
ることにより各領域、及び各トランジスタ領域が決めら
れた構造となっている。

【００５９】次に、図１乃至図５（ａ）〜（ｉ）を用い
て本発明の第１実施形態における製造方法を説明する。

【００６０】図１（ａ）は、Ｐ型半導体基板１０１上に
公知の方法により、Ｐ⁺型埋込層１０２、第１のＮ⁺型
埋込層１０３、第２のＮ⁺型埋込層１０４を形成し、続
いて０．４〜１．６μｍの膜厚のＮ型エピタキシャル層
１０５を形成したものである。この際に、第１のＮ⁺型
埋込層１０３と第２のＮ⁺型埋込層１０４とは、同時に
形成してもよいし、別々にそれぞれ異なる条件で形成し
てもよい。

【００６１】図１（ｂ）は、Ｎ型エピタキシャル層１０
５表面に、例えば５０ｎｍ〜１０００ｎｍの酸化膜、又
は５０ｎｍ〜１０００ｎｍの酸化膜と窒化膜の積層膜、
等の第１のマスク９０１を形成し、公知の、例えばＫＯ
Ｈ−アルコール系溶液による異方性エッチングにより、
Ｖ字型の第１のトレンチ１０６を形成したものである。
図中ではＶ字型の第１のトレンチ１０６の深さは、第２
のＮ⁺型埋込層１０４に到達するように形成している
が、これよりも浅くてもよいし、深くてもよいが、少な
くとも第２のＮ⁺型埋込層１０４を貫通しないように形
成する。なお、ここで、第１のトレンチ形成でウエット
エッチングによりＶ字型のトレンチを形成したのは、従
来技術のドライエッチングによるトレンチ形成ではトレ
ンチの底部のエッジ部分で結晶欠陥が入り易いのに対
し、本方法では、ウエットエッチングを用いるのでシリ
コン基板に対するダメージが少なく、結晶欠陥が入りに
くいためである。

【００６２】図２（ｃ）は、Ｖ字型の第１のトレンチ１
０６の開口部の幅に対し、半分以上の膜厚の第１の酸化
膜１０７をＣＶＤ法などによって成長させ、公知の酸化
膜ドライエッチ、ＣＭＰ等の方法により第１のマスク９
０１の表面まで除去し、第１のトレンチ１０６の内部を
第１の酸化膜１０７で埋め込むことにより、第１の素子
分離酸化膜１３３を形成したものである。なお、第１の
素子分離酸化膜１３３と接触するシリコンのと間に熱酸
化膜と同等の膜質の酸化膜があると、界面（接触面）に
おけるリーク電流を減らすことができる。そのため、第
１の酸化膜１０７を成長させる前に、第１のトレンチ１
０６の内部を酸化して数〜数１０ｎｍ薄い酸化膜を形成
するか、第１の素子分離酸化膜１３３を形成した後に、
酸化又は窒素、アルゴン等の不活性ガス雰囲気でアニー
ルするとよい。

【００６３】図２（ｄ）は、第２のトレンチ１０８を形
成するため、フォトレジストによる第２のマスク９０２
を形成したものである。今回は、第２のマスク９０２と
してフォトレジストを用いているが、酸化膜や窒化膜を
マスクとして用いてもよい。

【００６４】図３（ｅ）は、公知の異方性エッチング技
術により第２のトレンチ１０８を形成したものである。
このとき、第２のトレンチ１０８は、図示するとおりＰ
⁺型埋込層１０２、第１のＮ⁺型埋込層１０３及び第２
のＮ⁺型埋込層１０４のすべてを貫通させることがもっ
とも望ましいが、少なくとも第２のＮ⁺型埋込層１０４
だけは貫通させて形成する。また、第２のトレンチ１０
８の底の部分には、例えば、フォトレジスト等のマスク
を用い、必要に応じ選択的にイオン注入を行い、Ｐ⁺型
やＮ⁺型のチャネルストッパ領域を形成してもよい。

【００６５】図３（ｆ）は、第２のマスク９０２を除去
した後、第２のトレンチ１０８の開口部の幅に対し、半
分以上の膜厚の第２の酸化膜１０９を、ＣＶＤ法などに
よって成長させ、第２のトレンチ１０８の内部を第２の
酸化膜１０９で埋込んだものである。

【００６６】図４（ｇ）は、公知の酸化膜ドライエッ
チ、ＣＭＰ等の方法により第１のマスク９０１の表面ま
で除去し、更に第１のマスク９０１を除去することによ
り、深さの異なる第１の素子分離酸化膜１３３及び第２
の素子分離酸化膜１３４からなる素子分離酸化膜を形成
し、更に、Ｐ型ウエル領域１１０、Ｎ型ウエル領域１１
１及びコレクタ引き出し領域１１２を公知の方法により
形成したものである。このとき、図４（ｇ）でバイポー
ラトランジスタが形成されるＮ型エピタキシャル層１０
５部に、Ｎ型ウエル領域１１１又はＮ型ウエル領域１１
１とは異なるＮ型ウエル領域（図示せず）を形成しても
よい。なお、第２の素子分離酸化膜１３４と接触するシ
リコンとの間に熱酸化膜と同等の膜質の酸化膜がある
と、界面（接触面）におけるリーク電流を減らすことが
できる。そのため、第２の酸化膜１０９を成長させる前
に、第２のトレンチ１０８の内部を酸化して数〜数１０
ｎｍ薄い酸化膜を形成するか、又は第１の素子分離酸化
膜１３４を形成した後に、酸化若しくは窒素、アルゴン
等の不活性ガス雰囲気でアニールするとよい。

【００６７】図４（ｈ）は、４〜２０ｎｍのゲート酸化
膜１１３を形成した後、１００〜３００ｎｍのポリシリ
コン１１４と１００〜３００ｎｍの高融点金属のシリサ
イド１１５とを公知のＣＶＤ技術などを用いて成長さ
せ、更に１００〜３００ｎｍの酸化膜、窒化膜等からな
る第１の絶縁膜１１６をＣＶＤ等の技術により成長させ
た後、フォトレジスト等のマスクを用いポリサイド構造
のゲート電極１１７、及び、バイポーラトランジスタの
ベース引き出し電極１１８を形成し、続いて公知の方法
により、Ｎ型ＬＤＤ層１１９、Ｐ型ＬＤＤ層１２０及び
真性ベース領域１２１をイオン注入により順次形成し、
続いて５０〜３００ｎｍの第２の絶縁膜をＣＶＤ等の技
術によって成長させた後、公知の異方性エッチングによ
りサイドウォール１２２をゲート電極１１７及びベース
引き出し電極１１８の側壁部に形成し、続いてＮＭＯＳ
のＮ⁺型ソース・ドレイン領域１２３とＰＭＯＳのＮ⁺
型Ｎウエルコンタクト領域１２４とをイオン注入などに
より同時に形成し、更に、ＰＭＯＳのＰ⁺型ソース・ド
レイン領域１２５とＮＭＯＳのＰ⁺型Ｐウエルコンタク
ト領域１２６とをイオン注入などにより同時に形成した
ものである。

【００６８】図５（ｉ）は、エミッタ引き出し電極１２
７をＮ⁺型にドープされたポリシリで形成し、例えば、
酸化膜とボロンとリンを含んだ酸化膜との積層膜による
層間絶縁膜１２８を形成し、コンタクトを開孔後、バリ
アメタル（図示せず）を介しコンタクトプラグ１２９及
び金属配線１３０を形成したものである。なお、エミッ
タ拡散層領域１３１及び外部ベース領域１３２は、製造
工程における熱処理か又は熱処理を追加することによっ
て、Ｎ⁺型ポリシリコンで形成されたエミッタ引き出し
電極１２７、及び、ポリサイドで形成されたベース引き
出し電極１１８のＰ⁺型ポリシリコンからそれぞれ不純
物が拡散することにより形成される。図中で、第１の素
子分離酸化膜１３３と第２の素子分離酸化膜１３４とが
３個隣同士に並びかつ互いに接続している部分がある。
しかし、これらの上にゲート電極１１７、ベース引き出
し電極１１８、金属配線１３０等の配線が２個以上のト
レンチにまたがって形成されていないので、この様な場
合には、図中に示したように第１の素子分離酸化膜１３
３と第２の素子分離酸化膜１３４とを互いに接続させる
必要はなく、お互いの間隔をあけて形成してもよい。

【００６９】次に、本発明の第２実施形態における製造
方法を説明する。

【００７０】図６乃至図１０の（ａ）〜（ｉ）は、本発
明の第２実施形態における製造方法を説明するための半
導体素子の断面図である。第１実施形態における製造方
法との違いは、深さの異なる２種のトレンチの形成順
序、及びＣＭＯＳ部でのＰ⁺型埋込層とＮ⁺型埋込層と
の形成工程の有無である。

【００７１】図６（ａ）は、Ｐ型半導体基板２０１上に
公知の方法により、Ｎ⁺型理込層２３５を形成し、続い
て０．４〜ｌ．６μｍの膜厚のＮ型エピタキシャル層２
０５を形成したものである。

【００７２】図６（ｂ）は、Ｎ型エピタキシャル層２０
５表面に、例えば５０ｎｍ〜１０００ｎｍの酸化膜、又
は５０ｎｍ〜１０００ｎｍの酸化膜と窒化膜の積層膜、
等の第３のマスク９０３を形成し、公知の異方性エッチ
ング技術により、第１のトレンチ２０６を形成したもの
である。このとき、第１のトレンチ２０６は、図中に示
したように、Ｎ⁺型埋込層２３５を貫通し、Ｐ型半導体
基板２０１に到達するように形成する。また、第１のト
レンチ２０６の底の部分には、例えば、フォトレジスト
等のマスクを用い、必要に応じ選択的にイオン注入を行
い、Ｐ⁺型やＮ⁺型のチャネルストッパ領域を形成して
もよい。

【００７３】図７（ｃ）は、第１のトレンチ２０６の開
口部の幅に対し、半分以上の膜厚の第１の酸化膜２０７
を、ＣＶＤ法などによって成長させ、公知の酸化膜ドラ
イエッチ、ＣＭＰ等の方法により第３のマスク９０３の
表面まで除去し、第１のトレンチ２０６の内部を第１の
酸化膜２０７で埋込むことにより、第１の素子分離酸化
膜２３３を形成したものである。なお、前述したよう
に、第１の酸化膜２０７を成長させる前に、第１のトレ
ンチ２０６の内部を酸化して数〜数１０ｎｍ薄い酸化膜
を形成するか、又は第１の素子分離酸化膜２３３を形成
した後に、酸化若しくは窒素、アルゴン等の不活性ガス
雰囲気でアニールするとよい。

【００７４】図７（ｄ）は、例えば、５０ｎｍ〜１００
０ｎｍの酸化膜、又は５０ｎｍ〜１０００ｎｍの酸化膜
と窒化膜との積層膜、等を形成し、必要な部分を開口す
ることにより、第２のトレンチ２０８を形成するための
第４のマスク９０４としたものである。

【００７５】図８（ｅ）は、公知の、例えばＫＯＨ−ア
ルコール系溶液による異方性エッチングによりＶ字型の
第２のトレンチ２０８を形成したものである。図中では
第２のトレンチ２０８の深さは、Ｎ⁺型埋込層２３５に
到達するように形成しているが、これよりも浅くてもよ
いし、深くてもよいが、少なくとも、Ｎ⁺型埋込層２３
５を貫通しないように形成する。

【００７６】図８（ｆ）は、第２のトレンチ２０８の開
口部の幅に対し、半分以上の膜厚の第２の酸化膜２０９
をＣＶＤ法などによって成長させ、第２のトレンチ２０
８の内部を第２の酸化膜２０９で埋め込んだものであ
る。

【００７７】図９（ｇ）は、公知の酸化膜ドライエッ
チ、ＣＭＰ等の方法により第４のマスク９０４の表面ま
で除去し、更に第３のマスク９０３と第４のマスク９０
４を除去することにより、深さの異なる第１の素子分離
酸化膜２３３及び第２の素子分離酸化膜２３４からなる
素子分離酸化膜を形成し、更に、Ｐ型ウエル領域２１
０、Ｎ型ウエル領域２１１及びコレクタ引き出し領域２
１２を公知の方法により形成したものである。このと
き、バイポーラトランジスタが形成されるＮ型エピタキ
シャル層２０５部に、Ｎ型ウエル領域２１１又はＮ型ウ
エル領域２１１とは異なるＮ型ウエル領域（図示せず）
を形成してもよい。なお、前述したように、第２の酸化
膜２０９を成長する前に、第２のトレンチ２０８の内部
を酸化して数〜数１０ｎｍ薄い酸化膜を形成するか、第
１の素子分離酸化膜２３４を形成した後に、酸化又は窒
素、アルゴン等の不活性ガス雰囲気でアニールするとよ
い。

【００７８】図９（ｈ）は、４〜２０ｎｍのゲート酸化
膜２１３を形成した後、１００〜３００ｎｍのポリシリ
コン２１４と１００〜３００ｎｍの高融点金属のシリサ
イド２１５とを公知のＣＶＤ技術などを用いて成長さ
せ、更に１００〜３００ｎｍの酸化膜、窒化膜等の第１
の絶縁膜２１６をＣＶＤ等の技術により成長させた後、
フォトレジスト等のマスクを用いポリサイド構造のゲー
ト電極２１７、及び、バイポーラトランジスタのベーズ
引き出し電極２１８を形成し、続いて公知の方法によ
り、Ｎ型ＬＤＤ層２１９、Ｐ型ＬＤＤ層２２０及び真性
ベース領域２２１をイオン注入により順次形成し、続い
て５０〜３００ｎｍの第２の絶縁膜をＣＶＤ等の技術に
よって成長させた後、公知の異方性エッチングによりゲ
ート電極２１７及びベース引き出し電極２１８の側壁部
にサイドウォール２２２を形成し、続いてＮＭＯＳのＮ
⁺型ソース・ドレイン領域２２３及びＰＭＯＳのＮ⁺型
Ｎウエルコンタクト領域２２４をイオン注入などにより
同時に形成し、更に、ＰＭＯＳのＰ⁺型ソース・ドレイ
ン領域２２５及びＮＭＯＳのＰ⁺型Ｐウエルコンタクト
領域２２６をイオン注入などにより同時に形成したもの
である。

【００７９】図１０（ｉ）は、エミッタ引き出し電極２
２７をＮ⁺型にドープされたポリシリで形成し、例えば
酸化膜とボロンとリンを含んだ酸化膜との積層膜による
層間絶縁膜２２８を形成し、コンタクトを開孔後、バリ
アメタル（図示せず）を介し、コンタクトプラグ２２９
及び金属配線２３０を形成したものである。なお、エミ
ッタ拡散層領域２３１と外部ベース領域２３２は、製造
工程における熱処理か又は熱処理を追加することによっ
て、Ｎ⁺型ポリシリコンで形成されたエミッタ引き出し
電極２２７、及び、ポリサイドで形成されたベース引き
出し電極２１８のＰ⁺型ポリシリコンからそれぞれ不純
物が拡散することにより形成される。

【００８０】次に、本発明の第３実施形態について図面
を参照して説明する。

【００８１】図１１乃至図１５の（ａ）〜（ｉ）は、本
発明の第３実施形態における構造及び製造方法を説明す
るための半導体素子の断面図である。

【００８２】図１５（ｉ）は、本実施形態における構造
を示している。本実施形態のＢｉＣＭＯＳにおける素子
分離絶縁膜は、Ｐ型半導体基板３０１上に形成された第
２のＮウエル領域３３７の底よりも（好適には、第２の
Ｎウエル領域中の不純物のビーク濃度の部分よりも）浅
い第１の素子分離酸化膜３３３と、第２のＮウエル領域
３３７を貫通してＰ型半導体基板３０１に達する第２の
素子分離酸化膜３３４とによって形成されている。素子
分離幅の狭い所は、第１の素子分離酸化膜３３３又は第
２の素子分離酸化膜３３４のみで分離されている。素子
分離幅の広い所は、第１の素子分離酸化膜３３３と第２
の素子分離酸化膜３３４とが隣接することにより分離さ
れている。また、広い素子分離領域では、第１の素子分
離酸化膜３３３が第２の素子分離酸化膜３３４の間に挟
まれた構造となっている。

【００８３】更に、Ｎ⁺型Ｎウエルコンタクト領域３２
４、Ｐ⁺型Ｐウエルコンタクト領域３２６及びコレクタ
引き出し領域３１２のそれぞれは、第１の素子分離酸化
膜３３３と第２の素子分離酸化膜３３４とにより周囲を
囲まれることにより、各素子の位置が決められた構造と
なっている。また、Ｐ型ウエル領域３１０、第１のＮ型
ウエル領域３３６及び第２のＮウエル領域３３７のそれ
ぞれは、第２の素子分離酸化膜３３４によって周囲を囲
まれることにより各領域、及び各トランジスタ領域が決
められた構造となっている。

【００８４】次に、図１１乃至図１５の（ａ）〜（ｉ）
を用いて本発明の第３実施形態の製造方法を説明する。

【００８５】図１１（ａ）は、Ｐ型半導体基板３０１表
面に、例えば５０ｎｍ〜１０００ｎｍの酸化膜、又は５
０ｎｍ〜１０００ｎｍの酸化膜と窒化膜との積層膜、等
の第５のマスク９０５を形成したものである。

【００８６】図１１（ｂ）は、Ｐ型半導体基板３０１表
面に、公知の異方性エッチングにより第１のトレンチ３
０６を形成したものである。なお、この第１のトレンチ
３０６の深さは、バイポーラトランジスタのコレクタ領
域を形成している第２のＮウエル領域（ここでは図に示
していない）を貫通しないように形成したもので、この
第１のトレンチ３０６のアスペクト比は、ＣＶＤ成長に
より酸化膜の埋込みが可能な３〜５程度が望ましい。な
お、第１のトレンチ３０６は、好適には第２のＮウエル
領域中の不純物のピーク濃度の部分よりも浅く形成する
とよい。

【００８７】図１２（ｃ）は、第１のトレンチ３０６の
開口部の幅に対し半分以上の膜厚の第１の酸化膜３０７
を、ＣＶＤ法などによって成長させ、公知の酸化膜ドラ
イエッチ、ＣＭＰ等の方法により第５のマスク９０５の
表面まで除去し、第１のトレンチ３０６の内部を第１の
酸化膜３０７で埋め込むことにより、第１の素子分離酸
化膜３３３を形成したものである。なお、前述したよう
に、第１の酸化膜３０７を成長させる前に、第１のトレ
ンチ３０６の内部を酸化して数〜数１０ｎｍの薄い酸化
膜を形成するか、又は第１の素子分離酸化膜３３３を形
成した後に、酸化若しくは窒素、アルゴン等の不活性ガ
ス雰囲気でアニールするとよい。

【００８８】図１２（ｄ）は、第２のトレンチ３０８を
形成するため、フォトレジストによる第６のマスク９０
６を形成したものである。今回は、第６のマスク９０６
としてフォトレジストを用いているが、酸化膜や窒化膜
をマスクとして用いてもよい。

【００８９】図１３（ｅ）は、公知の異方性エッチング
技術により第２のトレンチ３０８を形成したものであ
る。この際に、好適には、第２のトレンチ３０８は、Ｐ
型ウエル領域、第１のＮウエル領域及び第２のＮウエル
領域（いずれも図示せず）をすべて貫通していることが
もっとも望ましいが、少なくとも、第２のＮウエル領域
（図示せず）だけは貫通させるように形成する。この第
２のトレンチ３０８のアスペクト比は、第１のトレンチ
３０６と同様に、ＣＶＤ成長による酸化膜の埋込みが可
能な３〜５程度が望ましい。また、第２のトレンチ３０
８の底の部分には、例えば、フォトレジスト等のマスク
を用い、必要に応じ選択的にイオン注入を行い、Ｐ⁺型
やＮ⁺型のチャネルストッパ領域を形成してもよい。

【００９０】図１３（ｆ）は、第６のマスク９０６を除
去した後、第２のトレンチ３０８の開口部の幅に対し半
分以上の膜厚の第２の酸化膜３０９を、ＣＶＤ法などに
よって成長させ、第２のトレンチ３０８の内部を第２の
酸化膜３０９で埋込んだものである。

【００９１】図１４（ｇ）は、公知の酸化膜ドライエッ
チ、ＣＭＰ等の方法により第５のマスク９０５の表面ま
で除去し、更に第５のマスク９０５を除去することによ
り、深さの異なる第１の素子分離酸化膜３３３及び第２
の素子分離酸化膜３３４からなる素子分離酸化膜が形成
され、更にＰ型ウエル領域３１０、第１のＮ型ウエル領
域３３６及び第２のＮ型ウエル領域３３７を公知の方法
により形成したものである。このとき、第１のＮ型ウエ
ル領域３３６及び第２のＮ型ウエル領域３３７は、同時
に形成してもよいし、それぞれの最適条件で形成しても
よい。なお、前述したように、第２の酸化膜３０９を成
長する前に、第２のトレンチ３０８の内部を酸化して数
〜数１０ｎｍ薄い酸化膜を形成するか、又は第１の素子
分離酸化膜３３４を形成した後に、酸化若しくは窒素、
アルゴン等の不活性ガス雰囲気でアニールするとよい。

【００９２】図１４（ｈ）は、４〜２０ｎｍのゲート酸
化膜３１３を形成した後、１００〜３００ｎｍのポリシ
リコン３１４と１００〜３００ｎｍの高融点金属のシリ
サイド３１５とを公知のＣＶＤ技術などを用いて成長さ
せ、更に１００〜３００ｎｍの酸化膜、窒化膜等の第１
の絶縁膜３１６をＣＶＤ等の技術により成長させた後、
フォトレジスト等のマスクを用いポリサイド構造のゲー
ト電極３１７及びバイポーラトランジスタのベース引き
出し電極３１８を形成し、続いて公知の方法によりＮ型
ＬＤＤ層３１９、Ｐ型ＬＤＤ層３２０及び真性ベース領
域３２１をイオン注入により順次形成し、続いて５０〜
３００ｎｍの第２の絶縁膜をＣＶＤ等の技術によって成
長させた後、公知の異方性エッチングによりゲート電極
３１７、及びベース引き出し電極３１８の側壁部にサイ
ドウォール３２２形成し、続いてＮＭＯＳのＮ⁺型ソー
ス・ドレイン領域３２３とＰＭＯＳのＮ⁺型Ｎウエルコ
ンタクト領域３２４とをイオン注入などにより同時に形
成し、更にＰＭＯＳのＰ⁺型ソース・ドレイン領域３２
５、ＮＭＯＳのＰ⁺型Ｐウエルコンタクト領域３２６及
びコレクタ引き出し領域３１２をイオン注入などにより
同時に形成したものである。

【００９３】図１５（ｉ）は、エミッタ引き出し電極３
２７をＮ⁺型にドープされたポリシリで形成し、例え
ば、酸化膜とボロンとリンを含んだ酸化膜との積層膜に
よる層間絶縁膜３２８を形成し、コンタクトを開孔後、
バリアメタル（図示せず）を介し、コンタクトプラグ３
２９及び金属配線３３０を形成したものである。なお、
エミッタ拡散層領域３３１及び外部ベース領域３３２
は、製造工程における熱処理か又は熱処理を追加するこ
とによって、Ｎ⁺型ポリシリコンで形成されたエミッタ
引き出し電極３２７及びポリサイドで形成されたベース
引き出し電極３１８のＰ⁺型ポリシリコンからそれぞれ
不純物が拡散することにより形成される。

【００９４】また、図１５（ｉ）の図中で、第１の素子
分離酸化膜３３３と第２の素子分離酸化膜３３４とが３
個隣同士に並び互いに接続されている部分がある。これ
らの上には、ゲート電極３１７、ベース引き出し電極３
１８、金属配線３３０等の配線が２個以上のトレンチに
またがって形成されていない。そのため、この様な場合
には、図中に示したように第１の素子分離酸化膜３３３
と第２の素子分離酸化膜３３４とを互いに接続させる必
要はなく、お互いの間隔をあけて形成してもよい。

【００９５】更に、第２実施形態の製造方法で示したよ
うに、第３実施形態についても、トレンチの形成深さの
異なる２種のトレンチの形成順序を変えても差し支えな
い。本発明第３実施形態ではＢｉＣＭＯＳとして説明を
行っているが、ＢｉＣＭＯＳのＣＭＯＳ部の構造は、一
般的に用いられているＣＭＯＳの構造と何ら変わらない
ので、ＣＭＯＳにおいても実現可能であることは当業者
であれば容易に推測できる。

【００９６】本発明の第１実施形態では、第１のトレン
チ１０６がＶ字型に形成されているので、第１のトレン
チ１０６の幅を微細化した場合、第１のトレンチ１０６
の深さが浅くなり、素子分離の能力が低下してしまう。
これに対して、本発明の第３実施形態では、第１のトレ
ンチ３０６は、溝の側壁がほぼ垂直に近い形状であるた
め、第１のトレンチ３０６の幅を微細化しても、第１の
トレンチ３０６の深さが浅くなることはないため、第１
のトレンチ３０６の幅を更に微細化することができる。

【００９７】次に、本発明の第３実施形態の応用例につ
いて、図面を参照して説明する。

【００９８】図１６乃至図１９は、本発明の第３実施形
態の応用例を説明するための半導体素子の断面図及び平
面図である。

【００９９】第３実施形態では、分離幅の広い素子分離
領域は、第１の素子分離酸化膜３３３と第２の素子分離
酸化膜３３４とを隣接させて形成している。これに対
し、図１６（ａ）において、素子分離酸化膜上にゲート
電極４１７や金属配線４３０等の配線層のある素子分離
領域４４４では、これらの配線との寄生容量を低減する
ために、第１の素子分離酸化膜４３３と第２の素子分離
酸化膜４３４とを隣接して設けているものの、配線層の
ない素子分離領域４４５では、このような問題が生じな
いので、第１の素子分離酸化膜４３３と第２の素子分離
酸化膜４３４とを互いに離して設けている。このことに
より、トランジスタや金属配線等の平面的なレイアウト
を行なう際の自由度を増やすとともにレイアウトデータ
量を低減することができる。また、今回図示していない
が、第２層目よりも上の金属配線では、配線との距離が
離れ、配線との寄生容量がほぼ無視できるほど小さくな
るので、第１の素子分離酸化膜４３３と第２の素子分離
酸化膜４３４とを互いに離して設けた領域に金属配線を
形成しても問題ない。

【０１００】さて、第３実施形態では、トレンチのアス
ペクト比を、現在の酸化膜によるＣＶＤの技術により埋
込が可能な３〜５程で形成し、トレンチ内を酸化膜で埋
込み素子分出領域を形成していた。しかし、更に素子分
離領域の微細化を行ないトランジスタサイズの微細化を
行おうとすると、トレンチ形成時のアスペクト比を従来
の３〜５よりも大きくする必要が生じる。そこで、この
要求に対し、図１６（ｂ）は、酸化膜のＣＶＤ成長より
も埋込み性の優れた、例えばポリシリコンをトレンチ内
部の充填物として用いることにより、１０以上のアスペ
クト比のトレンチでも内部を埋込むことができる。した
がって、第１の酸化膜４０７で第１の充填物４４２を、
また、第２の酸化膜４０９で第２の充填物４４３をトレ
ンチ内部のシリコンと絶縁することにより、第１の素子
分離絶縁膜４４０と第２の素子分離絶縁膜４４１とを形
成することができる。この方法を用いることによって、
極微細な幅の素子分離絶縁膜の形成が可能となり、素子
分離領域のさらなる微細化を行うことができる。

【０１０１】図１７（ｃ）は、図１６（ａ）と図１６
（ｂ）との効果を併せ持った応用例を示したものであ
る。

【０１０２】図１８（ａ）は、第３実施形態に記載され
た技術を用いた際に、実現できる素子領域の平面レイア
ウトの一例である。図１８（ｂ）及び図１９（ｃ）はそ
れぞれ図１８（ａ）のＡ−Ｂ部及びＣ−Ｄ部での断面図
を示したものである。

【０１０３】

【発明の効果】本発明によれば、第１の素子分離絶縁膜
がウエル領域や埋込層領域を貫通して半導体基板まで達
する深さに形成されているので、バイポーラトランジス
タ、ＮＭＯＳ、ＰＭＯＳの各トランジスタ間の素子分離
を狭い間隔で行うことができる。また、第２の素子分離
絶縁膜がウエル領域の底又は埋込層領域の底よりも浅く
形成されているので、バイポーラトランジスタのコレク
タ引き出し領域とベース領域との間の素子分離と、ＣＭ
ＯＳのソース・ドレイン領域とウエルコンタクト領域と
の素子分離を狭い間隔で行うことができる。これらによ
り、素子分離領域の微細化を行うことができ、トランジ
スタサイズの微細化が図れる。

【０１０４】また、第１の素子分離絶縁膜が狭い間隔で
ウエル領域や埋込層領域を貫通して半導体基板まで達す
る深さに形成されているので、ＮＰＮ、ＰＮＰの各寄生
バイポーラトランジスタによるラッチアップを防止で
き、ラッチアップに対する耐性を向上できる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を説明するための工程断
面図であり、図１（ａ）、図１（ｂ）の順に工程が進行
する。

【図２】本発明の第１実施形態を説明するための工程断
面図であり、図２（ｃ）、図２（ｄ）の順に工程が進行
する。

【図３】本発明の第１実施形態を説明するための工程断
面図であり、図３（ｅ）、図３（ｆ）の順に工程が進行
する。

【図４】本発明の第１実施形態を説明するための工程断
面図であり、図４（ｇ）、図４（ｈ）の順に工程が進行
する。

【図５】本発明の第１実施形態を説明するための最終工
程断面図である。

【図６】本発明の第２実施形態を説明するための工程断
面図であり、図６（ａ）、図６（ｂ）の順に工程が進行
する。

【図７】本発明の第２実施形態を説明するための工程断
面図であり、図７（ｃ）、図７（ｄ）の順に工程が進行
する。

【図８】本発明の第２実施形態を説明するための工程断
面図であり、図８（ｅ）、図８（ｆ）の順に工程が進行
する。

【図９】本発明の第２実施形態を説明するための工程断
面図であり、図９（ｇ）、図９（ｈ）の順に工程が進行
する。

【図１０】本発明の第２実施形態を説明するための最終
工程断面図である。

【図１１】本発明の第３実施形態を説明するための工程
断面図であり、図１１（ａ）、図１１（ｂ）の順に工程
が進行する。

【図１２】本発明の第３実施形態を説明するための工程
断面図であり、図１２（ｃ）、図１２（ｄ）の順に工程
が進行する。

【図１３】本発明の第３実施形態を説明するための工程
断面図であり、図１３（ｅ）、図１３（ｆ）の順に工程
が進行する。

【図１４】本発明の第３実施形態を説明するための工程
断面図であり、図１４（ｇ）、図１４（ｈ）の順に工程
が進行する。

【図１５】本発明の第３実施形態を説明するための最終
工程断面図である。

【図１６】本発明の第３実施形態の第１の応用例を説明
するための断面図であり、図１６（ａ）が第１例、図１
６（ｂ）が第２例である。

【図１７】本発明の第３実施形態の第１の応用例を説明
するための断面図である。

【図１８】本発明の第３実施形態の第２の応用例を説明
するための図であり、図１８（ａ）が平面図、図１８
（ｂ）が断面図である。

【図１９】本発明の第３実施形態の第２の応用例を説明
するための断面図である。

【図２０】第１の従来技術を説明するための工程断面図
であり、図２０（ａ）、図２０（ｂ）の順に工程が進行
する。

【図２１】第１の従来技術を説明するための工程断面図
であり、図２１（ｃ）、図２１（ｄ）の順に工程が進行
する。

【図２２】第１の従来技術を説明するための工程断面図
であり、図２２（ｅ）、図２２（ｆ）の順に工程が進行
する。

【図２３】第２の従来技術を説明するための工程断面図
であり、図２３（ａ）、図２３（ｂ）の順に工程が進行
する。

【図２４】第２の従来技術を説明するための工程断面図
であり、図２４（ｃ）、図２４（ｄ）の順に工程が進行
する。

【図２５】第２の従来技術を説明するための工程断面図
であり、図２５（ｅ）、図２５（ｆ）の順に工程が進行
する。

【図２６】第２の従来技術を説明するための工程断面図
であり、図２６（ｇ）、図２６（ｈ）の順に工程が進行
する。

【図２７】第２の従来技術を説明するための工程断面図
であり、図２７（ｉ）、図２７（ｊ）の順に工程が進行
する。

【図２８】第３の従来技術を説明するための工程断面図
であり、図２８（ａ）、図２８（ｂ）の順に工程が進行
する。

【図２９】第３の従来技術を説明するための工程断面図
であり、図２９（ｃ）、図２９（ｄ）の順に工程が進行
する。

【図３０】第３の従来技術を説明するための工程断面図
であり、図３０（ｅ）、図３０（ｆ）の順に工程が進行
する。

【図３１】第３の従来技術を説明するための工程断面図
であり、図３１（ｇ）、図３１（ｈ）の順に工程が進行
する。

【図３２】第３の従来技術を説明するための最終工程断
面図である。

【図３３】第１の従来技術における問題点を説明するた
めの断面図であり、図３３（ａ）が第１例、図３３
（ｂ）が第２例である。

【図３４】第１の従来技術における問題点を説明するた
めの断面図であり、図３４（ｃ）が第３例、図３４
（ｄ）が第４例である。

【図３５】第２の従来技術における問題点を説明するた
めの図であり、図３５（ａ）が平面図、図３５（ｂ）が
断面図である。

【図３６】第３の従来技術における問題点を説明するた
めの断面図である。

【符号の説明】

１０１、２０１、３０１、４０１、５０１、６０１、７
０１、８０１Ｐ型半導体基板１０２Ｐ⁺型埋込層１０３第１のＮ⁺型埋込層１０４第２のＮ⁺型埋込層１０５、２０５、６０５Ｎ型エピタキシャル層１０６、２０６、３０６、６０６、７０６、７０６’、
８０６第１のトレンチ１０７、２０７、３０７、４０７、６０７、７０７、８
０７第１の酸化膜１０８、２０８、３０８、６０８、７０８、８０８第
２のトレンチ１０９、２０９、３０９、４０９、６０９、７０９、８
０９第２の酸化膜１１０、２１０、３１０、５１０、７１０、８１０Ｐ
型ウエル領域１１１、２１１、４１１、７１１、８１１Ｎ型ウエル
領域１１２、２１２、３１２、６１２コレクタ引き出し領
域１１３、２１３、３１３、４１３、７１３、８１３ゲ
ート酸化膜１１４、２１４、３１４、４１４、６１４ポリシリコ
ン１１５、２１５、３１５、４１５高融点金属のシリサ
イド１１６、２１６、３１６、４１６、６１６第１の絶縁
膜１１７、２１７、３１７、４１７、７１７、８１７、１
０１７ゲート電極１１８、２１８、３１８、６１８ベース引き出し電極１１９、２１９、３１９Ｎ型ＬＤＤ層１２０、２２０、３２０Ｐ型ＬＤＤ層１２１、２２１、３２１、６２１真性ベース領域１２２、２２２、３２２、４２２、６２２サイドウォ
ール１２３、２２３、３２３、７２３、８２３、１０２３
Ｎ⁺型ソース・ドレイン領域１２４、２２４、３２４、７２４、８２４、１０２４
Ｎ⁺型Ｎウエルコンタクト領域１２５、２２５、３２５、７２５、８２５、１０２５
Ｐ⁺型ソース・ドレイン領域１２６、２２６、３２６、７２６、８２６、１０２６
Ｐ⁺型Ｐウエルコンタクト領域１２７、２２７、３２７、６２７エミッタ引き出し電
極１２８、２２８、３２８、４２８、６２８、７２８層
間絶縁膜１２９、２２９、３２９、４２９コンタクトプラグ１３０、２３０、３３０、４３０、６３０、７３０金
属配線１３１、２３１、３３１、６３１エミッタ拡散層領域１３２、２３２、３３２、６３２外部ベース領域１３３、２３３、３３３、４３３、５３３、７３３、８
３３第１の素子分離酸化膜１３４、２３４、３３４、４３４、５３４、７３４、８
３４第２の素子分離酸化膜２３５、６３５Ｎ⁺型埋込層３３６、５３６第１のＮ型ウエル領域３３７、５３７第２のＮ型ウエル領域４４０、６４０第１の素子分離絶縁膜４４１、６４１第２の素子分離絶縁膜４４２第１の充填物４４３第２の充填物４４４配線層のある素子分離領域４４５配線層のない素子分離領域５３８Ｐ⁺型拡散層領域５３９Ｎ⁺型拡散層領域５４６素子領域６４７幅の狭いトレンチ６４８幅の広いトレンチ６５７削減可能なコレクタ−基板間拡散層容量６５８削減可能なベース電極−コレクタ間容量７４９第１のチャネルストッパ領域７５０第２のチャネルストッパ領域７５１、８５１チャネルストッパ領域７５２、８５２狭い素子分離領域７５３、８５３広い素子分離領域７５４、８５４、１０５４ＮＭＯＳ部７５５、８５５、１０５５ＰＭＯＳ部９０１第１のマスク９０２第２のマスク９０３第３のマスク９０４第４のマスク９０５第５のマスク９０６第６のマスク９０７第７のマスク９０８第８のマスク９０９第９のマスク９１０第１０のマスク９１１第１１のマスク９１２第１２のマスク９１３第１３のマスク１０５６分離領域

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板上に、第１導電
型の不純物領域、前記第１導電型とは異なる第２導電型
の第１の不純物領域、及び前記第２導電型の第２の不純
物領域のうちの少なくとも一つ以上の不純物領域を有
し、更に、深さの異なる第１の素子分離絶縁膜と第２の素子
分離絶縁膜とを有し、前記第１の素子分離絶縁膜及び第２の素子分離絶縁膜
が、単体により、又は複数が隣接若しくは間隔をあけて
並ぶことにより素子分離領域を形成している、半導体集積回路装置。
【請求項２】前記第１導電型の不純物領域と前記第２
導電型の第１の不純物領域とが、相補型電界効果型トラ
ンジスタのウエル領域又はウエル領域及び埋込層領域で
あり、前記第２導電型の第２の不純物領域がバイポーラ
トランジスタのコレクタ領域である、請求項１記載の半
導体集積回路装置。
【請求項３】前記第１の素子分離絶縁膜及び前記第２
の素子分離絶縁膜が前記第１導電型の半導体基板に溝状
に形成され、前記第１の素子分離絶縁膜の方が前記第２
の素子分離絶縁膜よりも溝の深さが深く、かつ、前記第
１の素子分離絶縁膜及び前記第２の素子分離絶縁膜の少
なくとも最も外側が絶縁膜で形成されている、請求項１
記載の半導体集積回路装置。
【請求項４】前記第１の素子分離絶縁膜が、前記第２
導電型の第２の不純物領域よりも深い位置まで形成され
ている、請求項１記載の半導体集積回路装置。
【請求項５】素子領域の周囲を囲む素子分離絶縁膜の
全部又は一部が、前記第１の素子分離絶縁膜又は前記第
２の素子分離絶縁膜である、請求項１記載の半導体集積
回路装置。
【請求項６】前記相補型電界効果型トランジスタのウ
エル領域と金属配線との接続をするためのウエルコンタ
クト領域と、バイポーラトランジスタのコレクタ引き出
し領域との少なくとも一方が、前記第１の素子分離絶縁
膜と前記第２の素子分離絶縁膜とによって囲まれてい
る、請求項２記載の半導体集積回路装置。
【請求項７】前記コレクタ領域が、第２導電型の埋込
層及び第２導電型のエピタキシャル層又は第２導電型の
ウエル領域によって形成されている、請求項２記載の半
導体集積回路装置。
【請求項８】前記コレクタ領域が、第２導電型のウエ
ル領域によって形成されている、請求項２記載の半導体
集積回路装置。
【請求項９】前記第２の素子分離絶縁膜の両端が、前
記第１の素子分離絶縁膜と接している、請求項５記載の
半導体集積回路装置。
【請求項１０】前記第２の素子分離絶縁膜が、前記第
２導電型の埋込層の底よりも浅く形成されている、請求
項７記載の半導体集積回路装置。
【請求項１１】前記第２の素子分離絶縁膜が、前記第
２導電型のウエル領域の底よりも浅く形成されている、
請求項８記載の半導体集積回路装置。
【請求項１２】前記第２の素子分離絶縁膜が、前記第
１の素子分離絶縁膜、前記第１導電型の不純物領域又は
前記第２導電型の不純物領域のいずれかによって挟まれ
ている、請求項３記載の半導体集積回路装置。
【請求項１３】前記第１導電型の不純物領域が、前記
第１導電型の半導体基板、第１導電型のウエル領域又は
第１導電型の拡散層領域のいずれかである、請求項１２
記載の半導体集積回路装置。
【請求項１４】前記第２導電型の不純物領域が、前記
第２導電型のウエル領域又は第２導電型の拡散層領域の
どちらかである、請求項１２記載の半導体集積回路装
置。
【請求項１５】前記第１導電型の半導体基板上に、第
１の溝を形成する工程と、第１の溝を埋めて第１の素子
分離絶縁膜を形成する工程と、第２の溝を形成する工程
と、第２の溝を埋めて第２の素子分離絶縁膜を形成する
工程とを含む、半導体集積回路装置の製造方法。
【請求項１６】前記第１の溝と前記第２の溝との深さ
を変えて形成する工程を含む、請求項１５記載の半導体
集積回路装置の製造方法。
【請求項１７】前記第１の素子分離絶縁膜及び前記第
２の素子分離絶縁膜の少なくとも最も外側を絶縁膜で形
成する工程を含む、請求項１５記載の半導体集積回路装
置の製造方法。