KR100208646B1 - 광 반도체 장치 - Google Patents

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KR100208646B1
KR100208646B1 KR1019920001296A KR920001296A KR100208646B1 KR 100208646 B1 KR100208646 B1 KR 100208646B1 KR 1019920001296 A KR1019920001296 A KR 1019920001296A KR 920001296 A KR920001296 A KR 920001296A KR 100208646 B1 KR100208646 B1 KR 100208646B1
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토시유끼 오꼬다
타다요시 타까다
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Abstract

P형 기판상에 P-형 에피택셜층(14)를 적층하여 감도와 응답속도가 우수한 포토 다이오드(11) 내장 IC 를 형성하는 것을 목적으로 한다 .
P형 기판(13)상에 고 비저항의 P-형 에피택셜층(14)를 적층하고, 분리 영역(15)에 의해 제1 및 제2 아일랜드 영역(16 및 17)을 형성한다. 제1아일랜드 영역(16)에 N+형 확산 영역(18)을 형성하여 포토다이오드(11)로 한다. 제2아일랜드 영역(17)에는 N-형 콜렉터 영역(21)과 N-형 제2매립 영역(20)을 형성하고, 콜렉터 영역(21)의 표면에 P 형 베이스 영역(22)와 N+형 에미터 영역(23)을 형성한다.

Description

광 반도체 장치
제1도는 본 발명의 반도체 장치를 도시한 단면도.
제2도는 제1도의 제조 방법을 설명하는 제1단면도.
제3도는 제1도의 제조 방법을 설명하는 제2단면도.
제4도는 제1도의 제조 방법을 설명하는 제3단면도.
제5도는 제1도의 제조 방법을 설명하는 제4단면도.
제6도는 제1도의 제조 방법을 설명하는 제5단면도.
제7도는 포토다이오드(11)를 도시한 단면도.
제8도는 포토다이오드(11)의 밴드도.
제9도는 종래예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : N형 에피택셜층
3 : P+형 분리 영역 4 : 아일랜드(island) 영역
5 : P형 확산 영역 6 : N+형 확산 영역
7, 11 : 포토다이오드 8 : N+형 매립층
9 : NPN 트랜지스터 10 : N형 웰 영역
12 : NPN 트랜지스터 14 : P-형 에피택셜층
24 : 콜렉터 콘택트 영역
본 발명은 포토다이오드와 바이폴라 IC를 일체화한 광 반도체 장치에 관한 것이다.
소광 소자와 주변 회로를 일체화해서 모노리식으로 형성한 광 반도체 장치는 수광 소자와 회로 소자를 별개로 제조하여 하이브리드 IC 화한 것과 달리, 비용 절감을 기대할 수 있고, 또 외부 전자계에 의한 잡음에 대해 강하다는 장점이 있다.
종래의 광 반도체 장치의 수광 소자로서는, 예를 들면 일본 특개소 제 61-47664호 공보에 기재된 구조가 공지되어 있다. 즉, 제9도에 도시한 바와 같이, P형 기판(1)상에 형성한 N형 에피택셜층(2), P+형 분리 영역(3)에 의해 분리된 아일랜드(island)영역(4), 아일랜드 영역(4)의 표면에 형성한 P형 확산 영역(5) 및 N+형 확산 영역(6)을 구비하고, P형 확산 영역(5)과 N형 아일랜드 영역(4)의 PN접합을 포토다이오드(7)로서 구성한 것이다. 참조 번호8은 N+형 매립층이다.
그런데, 포토다이오드(7)의 고성능화라는 점에서는, 캐소드로 되는 아일랜드 영역(4)의 비저항을 크게 하여 용량 저감을 도모하는 것이 좋다. 그래서, 일본 특개소 제61-47664호 공보에는, NPN 트랜지스터(9)에 N형 웰 영역(10)을 형성하고, 콜렉터로 되는 영역의 불순물 농도를 보충함으로써 포토다이오드(7)의 고 성능화를 도모한 예가 개시되어 있다.
그러나, P형 기판(1)상에 에피택셜층(2)을 성장시키면, 에피택셜층(2)은 기판(1)으로부터의 붕소(B)의 오토 도프(auto dope)나 외부로부터의 예기하지 않은 불순물(주로 P형 불순물)의 진입을 받는다. 그러므로, N형 에피택셜층(2)의 비저항이 높아지게 하면 에피택셜층(2)을 N형으로 유지하기가 곤란해져, 저항값과 도전형의 제어가 곤란하다는 결점이 있었다.
또, 상술한 상황 때문에 비저항을 높일 수 없어서, 포토다이오드(7)의 PN 접합부에 형성되는 공핍층의 폭을 확대할 수 없고, 따라서 포토다이오드(7)의 특성을 좌우하는 접합 용량을 충분히 저감할 수 없다는 결점이 있었다.
또, P형 확산 영역(5)이나 에피택셜층(2)의 심부 등에서 발생하여 공핍층의 생성 캐리어의 주행시간에 따라 포토다이오드(7)의 응답 속도가 느려지는 결점이 있었다.
본 발명은 상술한 여러가지 결점을 감안하여 이루어진 것으로, P형 기판(13)상에 형성된 P형 에피택셜층(14), 제1 및 제2 아일랜드 영역(16 및 17), 제1아일랜드 영역(16)의 표면에 형성한 N+형 확산 영역(18), 제2아일랜드 영역(17)의 P형 에피택셜층(14)을 N형으로 반전시키는 제2매립층(20) 및 N형 콜렉터 영역(21), 콜렉터 영역(21)의 표면에 형성한 P형 베이스 영역(22) 및 베이스 영역(22)의 표면에 형성한 N+형 에미터 영역(23)을 구비해서 고성능의 포토다이오드 내장 IC를 제공하는 것이다.
본 발명에 따르면, P형 기판(13)상에 P형 에피택셜층(14)을 형성하므로, 기판(13)으로부터의 오토 도프에 의한 P형 불순물을 상쇄시킬 필요가 없다. 그러므로, 인트린(intrinsic)에 가깝게 고 비저항층을 용이하게 형성할 수 있다.
또, 인트린식에 가까운 고 비저항층을 얻음으로써, 공핍층을 기판(13)에 도달 할 때까지 확대할 수 있어서, 포토다이오드(11)의 용량을 저감시킬 수 있다.
또, 기판(13)에 도달할 때까지 공핍층을 확대함으로써 애노드측의 공핍층의 생성 캐리어의 발생을 저감시킬 수 있다. 캐소드측의 N+형 확산층(18)에 있어서는, 에미터 확산에 의해 고 불순물 농도가 낮은 영역에 형성할 수 있으므로, 공핍층의 생성 캐리어의 발생을 억제하고, 또 생성 캐리어의 주행시간을 단축할 수 있다.
이하, 본 발명의 일 실시예를 도면을 참조하면서 상세히 설명한다.
제1도는 포토다이오드(11)와 NPN 트랜지스터(12)를 조립한 IC의 단면도이다. 참조 번호 13은 P형 단결정 실리콘 반도체 기판, 참조 번호 14는 기판(13)상에 기상 성장법으로 형성한 두께 10-12의 P-형의 에피택셜층이다. 기판(13)은 40-60 의 비저항을 갖고 있고, 에피택셜층(14)은 완성시에 200-1500 의 비저항을 갖는다.
P-형 에피택셜층(14)은 에피택셜층(14) 표면에서 기판(13)에 달하는 분리 영역(15)을 설치함으로써 포토다이오드(11) 형성용의 제1아일랜드 영역(16)과 NPN 트랜지스터(12) 형성용의 제2아일랜드 영역(17)으로 구획된다. 제1 및 제2 아일랜드 영역(16 및 17)은 분리 영역(15)과 에피택셜층(14)의 경계 및 기판(13)과 에피택셜층(14)의 경계로 각각이 완전히 둘러싸여 있다.
제1아일랜드 영역(16)에는 광 신호의 입력부로 되는 포토다이오드(11)를 형성한다. 포토다이오드(11)는 제1아일랜드 영역(16)의 거의 전면에 N+형 확산 영역(18)을 형성하고, N+형 확산 영역(18)이 제1아일랜드 영역(16)과 PN 접합을 형성함으로써 구성된다. N+형 확산 영역(18)의 확산 깊이는 0.8-1.0이다.
제2아일랜드 영역(17)에는 신호 처리 회로를 구성하는 NPN 트랜지스터(12)를 형성한다. 제2아일랜드 영역(17)의 저부에는 기판(13)과 에피택셜층(14)의 경계에 걸치도록 N+형 매립층(19)를 형성하고, 매립층(19)에 중첩하도록 하여 저 불순물 농도의 제2 매립층(20)을 형성한다. 제2 매립층(20)은 기판(13)과 에피택셜층(14)의 경계로부터 상측을 향해 확산 형성된다. 제2아일랜드 영역(17)의 표면에는 N형 콜렉터 영역(21)을 형성하고, 콜렉터 영역(21)과 제2매립층(20)을 연결함으로써 제2아일랜드 영역(17)의 도전형을 N형으로 반전시킨다. 그리고 NPN 트랜지스터(12)는 콜렉터 영역과 제2매립층(20)을 콜렉터로 하여 콜렉터 영역(21)의 표면에 형성한 P형 베이스 영역(22), 베이스 영역(22)의 표면에 형성한 N+형 에미터 영역(23)으로 구성한다 참조 버호 24는 N+형 콜렉터 콘택트 영역이다. 또, 제2아일랜드 영역(17)을 구획하는 분리 영역(15)은 콜렉터 영역(21)의 전 둘레에 걸쳐 완전히 둘러싸고 있다.
에피택셜층(14)의 표면은 산화막(25)으로 덮히고, 부분적으로 구멍이 뚫려서 콘택트 홀을 형성한다. 이 콘택트 홀을 통해 각 영역 상에 전극(26, 27 및 28)이 설치된다. 포토다이오드(11)의 N+형 확산 영역(18)과 콘택트하는 전극(26)이 캐소드 전극으로 되고, 분리 영역(15)과 콘택트하는 전극(27)이 애노드 전극으로 된다.
상술한 구조는 이하와 같은 방법으로 제조할 수 있다.
먼저 P형 기판(13)의 펴면을 열 산화해서 산화막(30)을 형성하고, 산화막(30)을 포토 에칭해서 선택 마스크를 형성한다. 그리고, 기판(13)표면에 NPN 트랜지스터(12)의 매립층(19)을 형성하는 안티몬(Sb)을 도입하고, 이어서 동일한 선택 마스크를 이용하여 NPN 트랜지스터(12)의 제2매립층(20)을 형성하는 인(P)을 도스량 1014-1015으로 이온 주입한다. 그후, 선택 마스크를 변경하여 기판(13) 표면에 분리영역(15)의 하측 분리 영역(31)을 형성하는 붕소(B)을 도입한다(제2도). 이어서 선택 마스크로서 이용한 산화막(30)을 완전히 제거하고, 기판(13)을 에피택셜 성장 장치의 서셉터상에 배치하고 램프로 가열하여 기판(13)을 1,140℃정도의 고온으로 함과 동시에 반응관 내에 SiH2Cl2가스와 H2가스를 도입함으로써 논 도프의 에피택셜층(14)을 성장시킨다. 이와 같이 논 도프로 성장시키면 기판(13)에서의 붕소(B)의 오토 도핑에 의해 모든 에피택셜층(14) 전부를 완성시에 인트린식에 가까운 비저항 200-1,500 의 P-형층으로 할 수 있다(제3도).
이어서 에피택셜층(14)의 표면에 산화막(32)을 형성하고, 포토 에칭에 의해 선택 마스크를 형성하고, NPN 트랜지스터(12)의 N형 콜렉터 영역(21)을 형성하는 인(P)을 도스량 1012-1013을 이온 주입한다. 그리고 기판(13) 전체를 열처리함으로써 N형 콜렉터 영역(21), 제2매립층(20) 및 하측 분리 영역(31)을 드라이브 인 한다. 드라이브 인에 의해 하측 분리 영역(31)을 10확산하고, 콜렉터 영역(21)을 5-6, 제2매립층(20)을 7-9확산해서 양자를 연결한다(제4도).
이어서 에피택셜층(14) 표면으로부터 분리 영역(15)의 상측 분리 영역(33)을 확산하여, 하측 분리 영역(31)과 연결하여 에피택셜층(14)을 제1 및 제2아일랜드 영역(16 및 17)으로 구획한다(제5도).
그리고, 에피택셜층(14) 표면으로부터 P형 불순물을 선택 확산하여 NPN 트랜지스터(12)의 베이스 영역(22)을 형성하고, 이어서 N형 불순물 선택 확산해서 NPN 트랜지스터(12)의 에미터 영역(23), 콜렉터 콘택트 영역(24) 및 포토다이오드(11)의 N+형 확산 영역(18)을 형성한다(제6도).
그후, Al 퇴적과 포토 에칭에 의해 전극을 설치함으로써 제1도의 구조가 얻어진다.
다음에, 상기한 구성의 포토다이오드(11)의 동작을 설명한다.
포토다이오드(11)의 전극(27)에 접지 전위(GND)를, 전극(26)에 +5V의 역 바이어스 전압을 가하면, 포토다이오드(11)의 PN 접합부에는 제7도에 도시한 공핍층(34)이 형성된다. 공핍층(34)의 폭은 에피택셜층(14)을 고 비저항으로 함으로써 10이상이고, 에피택셜층(14)과 분리영역(15)의 경계부까지, 및 에피택셜층(14)과 기판(13)의 경게부까지 용이하게 도달한다. 기판(13)으로부터 비저항이 40-60 인 것을 사용하면, 기판(13) 내부까지 확대할 수 있다 .
따라서, 에피택셜층(14)의 두께에 필적하는 매우 두꺼운 공핍층(34)이 얻어져서 포토다이오드(11)의 캐패시티를 저감하여 응답속도를 빠르게 할 수 있다. 또, 본원의 구조는 아일랜드 영역(16)과 분리영역(15)에서 PN 접합을 형성하지 않으므로, 제9도의 예에서 있었던 N형 아일랜드 영역(4)과 P+형 분리 영역(3)의 접합 용량이 존재하지 않아서, 이점에서도 포토다이오드(11)의 캐패시티를 저감할 수 있다.
한편, 공핍층(34)이외에서도 입사광에 의해 전자 정공 쌍이 발생하여 공핍층외 생성 캐리어(35)가 되어 광 전류에 관여한다. 이 공핍층의 생성 캐리어(35)는 제8도에 도시한 바와 같이 P형 또는 N형 영역을 확산한 후, 공핍층(34)에 도달하므로, 확산 시간이 포토다이오드(11)의 응답 속도를 늦추는 요인으로 된다. 그러나 N형 영역으로 되는 N+형 확산 영역(18)은 NPN 트랜지스터의 에미터 확산에 의해 고 불순물 농도의 영역이므로, N+형 확산 영역(18)에서 발생한 공픕층외 생성 캐리어(35)는 수명이 매우 짧아서 즉시 소멸한다. 또, 소멸되지 않은 공핍층외 생성 캐리어(35)는 N+형 확산 영역(18)이 얕은 영역이므로, 매우 짧은 시간에 공핍층(34)에 도달할 수 있다. 따라서, N+형 확산 영역(18)에서 발생한 공핍층외 생성 캐리어(35)는 포토다이오드(110의 응답속도에서는 거의 영향을 미치지 않는다 .
또, 에피택셜층(14)의 두께에 필적하는 두꺼운 공핍층(34)에 의해 입사광이 대부분 흡수되므로, P형 기판(13)에서 발생하는 공핍층의 생성 캐리어(35)는 적다. 그러므로, 지연 전류가 작고 포토다이오드(11)의 응답속도를 느리게 하는 일이 없다.
또, 캐소드측은 고 불순물 농도의 N+형 확산 영역(18)으로부터 전극(25)을 인출하므로 직렬 저항을 작게 할 수 있고, 애노드측도 고 불순물 농도의 P+형 분리 영역(15)으로부터 전극(27)을 인출하므로 직렬 저항을 작게 할 수 있다. 따라서, 포토 다이오드(11)의 속도를 향상시킬 수 있다.
제2아일랜드 영역(17)에서는, 콜렉터 영역(21)과 제2매립층(20)이 도전형을 반전시키므로, NPN 트랜지스터(12)를 형성할 수 있게 된다. 특히 기판(13) 표면으로부터의 확산에 따른 제2매립층(20)과 에피택셜층(14) 표면으로부터의 확산에 의한 콜렉터 영역(21)을 연결시키므로, 에피택셜층(14)을 두껍게 할 수 있는 것 외에 확산 시간을 단축할 수 있다. 또, 제2매립층(20)은 기판(13)에 가까와짐에 따라 불순물 농도가 높아지므로, NPN 트랜지스터(12)의 VCE(sat)를 작게 할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면,
① P형 기판(13)상에 P-형 에피택셜층(14)을 적층하므로, N형 반전한 에피택셜층을 적층한는 것에 비해, 고 비저항층을 얻을 수 있다.
② 상기 고 비저항층에 의해 두꺼운 공핍층(34)이 얻어지므로, 포토다이오드(11)의 캐패시터를 저감하여 속도를 향상시킬 수 있다.
③ 아일랜드 영역(16)과 분리 영역(15)에서 PN 접합을 형성하지 않으므로 포토다이오드(11)의 캐패시터를 저감할 수 있다.
④ 에미터 확산에 의한 얇은 고 불순물 농도의 N+형 확산 영역(18)에서 PN접합을 형성하므로 공핍층의 생성 캐리어(35)에 의한 지연 전류가 작아서 포토다이오드(11)의 응답 속도를 향상시킬 수 있다.
⑤ 상기 두꺼운 공핍층(34)에 의해 입사광을 대부분 흡수할 수 있으므로, 기판(13)에서의 공핍층외 생성 캐리어(35)의 발생이 적다.
⑥ 얕은 N+형 확산 영역(18)에서 PN 접합을 형성하므로 파장 λ가 400㎚와 같은 단파장의 광에 까지 대응할 수 있다는 효과를 갖는다. 따라서, 감소가 높고 응답 속도가 우수한 포토다이오드(11)를 IC에 내장할 수 있다. 또, NPN 트랜지스터(12)에 있어서는,
⑦ 기판(13)표면으로부터 확산에 의한 제2매립층(20)과 에피택셜층(14) 표면으로부터의 확산에 의한 콜렉터 영역(21)을 연결하므로, 에피택셜층(14)을 두껍게 할 수 있는 외에, 드라이브 인에 필요한 열처리 시간을 단축할 수 있다.
⑧ 제2매립층(20)은 기판(13)에 가까워짐에 따라 불순물 농도가 높아지므로, NPN 트랜지스터(12)의 VCE(sat)를 저감시킬 수 있다는 효과를 가진다.

Claims (4)

  1. 일 도전형의 반도체 기판, 상기 반도체 기판의 표면에 형성된 일 도전형의 고 저항의 에피택셜층, 상기 에피택셜층의 표면으로부터 상기 기판에 이르는 일 도전형의 분리 영역, 상기 분리 영역과 상기 에피택셜층의 경계 및 상기 기판과 상기 에피택셜층의 경계로 둘러싸인 포토다이오드 형성용의 제1아일랜드(island) 영역 및 트랜지스터 형성용의 제2아일랜드 영역, 상기 제1아일랜드 영역의 표면에 형성된 역 도전형의 저저항 확산 영역, 상기 제2아일랜드 영역의 기판과 에피택셜층과 경계부에 매립된 역 도전형의 제1매립층, 상기 제1매립층에 중첩되어 매립되어 상기 제1매립층으로부터 상측으로 확장된 역 도전형의 제2매립층, 상기 제2아일랜드 영역의 표면에 형성된 상기 제2매립층과 연결되는 역 도전형의 콜렉터 영역, 상기 콜렉터 영역의 표면에 형성된 일 도전형의 베이스 영역, 및 상기 베이스 영역의 표면에 형성된 역 도전형의 에미터 영역을 구비하는 것을 특징으로 하는 광 반도체 장치.
  2. 제1항에 있어서, 상기 기판은 비저항이 40-60 인 것을 특징으로 하는 광 반도체 장치.
  3. 제1항에 있어서, 상기 에피택셜층은 비저항이 200-1,500 인 것을 특징으로 하는 광 반도체 장치.
  4. 제1항에 있어서, 상기 제1아일랜드 영역의 역 도전형 확산 영역은 상기 제2아일랜드 영역의 에미터 확산에 의한 것을 특징으로 하는 광 반도체 장치.
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