JPH0555538A - 半導体受光装置 - Google Patents
半導体受光装置Info
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- JPH0555538A JPH0555538A JP3237261A JP23726191A JPH0555538A JP H0555538 A JPH0555538 A JP H0555538A JP 3237261 A JP3237261 A JP 3237261A JP 23726191 A JP23726191 A JP 23726191A JP H0555538 A JPH0555538 A JP H0555538A
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- circuit element
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- semiconductor light
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Abstract
(57)【要約】
【目的】 フォトダイオード(PD)素子と増幅・演算素子
を同一チップ上に構成する場合に、その製造プロセス上
の制約からPD側の応答速度や感度と増幅・演算素子側の
動作速度が相反する傾向にあるが、双方の素子を優れた
特性を具備するように構成させる。 【構成】 PD2の素子領域のN-エピタキシャル層(低不純
物濃度層)5の厚みaをトランジスタ(Tr)3側のキャリア走
行距離bより大きく構成する。 【効果】 受光時に発生するPD2の空乏層容量を小さく
でき、また受光した光ががP型シリコン基板1まで侵入し
ないようにできるため、PD2の応答速度と感度を向上さ
せることができる。一方、PD2側の厚みaと関係なくTr3
側のキャリア走行距離bを短くできるため、Tr3の動作速
度を高速化できる。
を同一チップ上に構成する場合に、その製造プロセス上
の制約からPD側の応答速度や感度と増幅・演算素子側の
動作速度が相反する傾向にあるが、双方の素子を優れた
特性を具備するように構成させる。 【構成】 PD2の素子領域のN-エピタキシャル層(低不純
物濃度層)5の厚みaをトランジスタ(Tr)3側のキャリア走
行距離bより大きく構成する。 【効果】 受光時に発生するPD2の空乏層容量を小さく
でき、また受光した光ががP型シリコン基板1まで侵入し
ないようにできるため、PD2の応答速度と感度を向上さ
せることができる。一方、PD2側の厚みaと関係なくTr3
側のキャリア走行距離bを短くできるため、Tr3の動作速
度を高速化できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体受光装置に係り、
フォトダイオード(以下、PDという)素子領域と増幅回路
素子又は／及び演算回路素子領域とを同一チップ上に構
成する場合に、増幅回路素子又は／及び演算回路素子の
信号処理速度を高速に保ちながらPDの応答速度と感度を
向上させるための改良に関する。
フォトダイオード(以下、PDという)素子領域と増幅回路
素子又は／及び演算回路素子領域とを同一チップ上に構
成する場合に、増幅回路素子又は／及び演算回路素子の
信号処理速度を高速に保ちながらPDの応答速度と感度を
向上させるための改良に関する。
【０００２】
【従来の技術】従来から、光ピックアップ等のOEIC(Opt
-Electronic IC)には受光用PD素子と共に増幅回路素子
又は／及び演算回路素子を組み込んでいることが多く、
それらの素子を同一チップ上に集積化させてある。
-Electronic IC)には受光用PD素子と共に増幅回路素子
又は／及び演算回路素子を組み込んでいることが多く、
それらの素子を同一チップ上に集積化させてある。
【０００３】例えば、増幅回路内蔵型の光ピックアップ
については、その等価回路が図１２に示すような回路と
なるが、同図における受光用PD51と増幅用NPNトランジ
スタ(以下、Trという)52は、シリコン基板上に図１３に
示すような断面構造で集積化される。尚、負荷抵抗RLも
絶縁膜を介して前記の構造の上に抵抗膜として形成され
る。
については、その等価回路が図１２に示すような回路と
なるが、同図における受光用PD51と増幅用NPNトランジ
スタ(以下、Trという)52は、シリコン基板上に図１３に
示すような断面構造で集積化される。尚、負荷抵抗RLも
絶縁膜を介して前記の構造の上に抵抗膜として形成され
る。
【０００４】ここに、P型シリコン基板53を用いた場合
において、PD51の素子領域は基板53側からN+埋込層54、
N-エピタキシャル層55、P+層56を形成させたPN接合構造
になっており、Tr52の素子領域は基板53側からN+埋込層
(コレクタ層)57、N-エピタキシャル層58、P+層(ベース
層)59を形成させ、更にP+層59の領域内に表面側から内
部へN+層(エミッタ層)60を形成させたNPN接合構成にな
っている。また、PD51側のN+埋込層54とTr52側のN+埋込
層57に対してはN+コンタクト層61,62が形成されてお
り、各素子領域はP+分離層63,64,65によって分離されて
いる。尚、実際の光ピックアップでは、前記の構造の上
に絶縁膜とPD51の素子領域以外の部分への遮光膜と電極
用金属膜等が施されているが、図１３ではそれらを省略
してある。
において、PD51の素子領域は基板53側からN+埋込層54、
N-エピタキシャル層55、P+層56を形成させたPN接合構造
になっており、Tr52の素子領域は基板53側からN+埋込層
(コレクタ層)57、N-エピタキシャル層58、P+層(ベース
層)59を形成させ、更にP+層59の領域内に表面側から内
部へN+層(エミッタ層)60を形成させたNPN接合構成にな
っている。また、PD51側のN+埋込層54とTr52側のN+埋込
層57に対してはN+コンタクト層61,62が形成されてお
り、各素子領域はP+分離層63,64,65によって分離されて
いる。尚、実際の光ピックアップでは、前記の構造の上
に絶縁膜とPD51の素子領域以外の部分への遮光膜と電極
用金属膜等が施されているが、図１３ではそれらを省略
してある。
【０００５】そして、この光ピックアップにおいては、
図１３から容易に推察されるように、PD51の素子領域の
PN接合とTr52の素子領域のNPN接合とが同一の製造プロ
セスで製造される。即ち、P型シリコン基板53へのN型高
濃度不純物の注入によるN+埋込層54,57の形成、エピタ
キシャル成長によるN-エピタキシャル層(55,58)の形
成、P型高濃度不純物の注入によるP+分離層63,64,65の
形成、P型高濃度不純物の注入によるP+層56,59の形成、
N型高濃度不純物の注入によるN+層60の形成というプロ
セスで製造される。
図１３から容易に推察されるように、PD51の素子領域の
PN接合とTr52の素子領域のNPN接合とが同一の製造プロ
セスで製造される。即ち、P型シリコン基板53へのN型高
濃度不純物の注入によるN+埋込層54,57の形成、エピタ
キシャル成長によるN-エピタキシャル層(55,58)の形
成、P型高濃度不純物の注入によるP+分離層63,64,65の
形成、P型高濃度不純物の注入によるP+層56,59の形成、
N型高濃度不純物の注入によるN+層60の形成というプロ
セスで製造される。
【０００６】
【発明が解決しようとする課題】ところで、前記のよう
にPD51とTr52の両素子を同一の製造プロセス中で構成さ
せるようにすると、必然的にN-エピタキシャル層55,58
の厚みがほぼ同程度になる。しかし、各素子の電気的特
性から見ると、次のような理由から、PD51側のN-エピタ
キシャル層55は10μm程度の厚みを有していることが望
ましく、逆にTr52側のN-エピタキシャル層58とP+層59を
合わせた２層分の厚みは2μm以下に設定する必要があ
り、両者には相反する関係がある。
にPD51とTr52の両素子を同一の製造プロセス中で構成さ
せるようにすると、必然的にN-エピタキシャル層55,58
の厚みがほぼ同程度になる。しかし、各素子の電気的特
性から見ると、次のような理由から、PD51側のN-エピタ
キシャル層55は10μm程度の厚みを有していることが望
ましく、逆にTr52側のN-エピタキシャル層58とP+層59を
合わせた２層分の厚みは2μm以下に設定する必要があ
り、両者には相反する関係がある。
【０００７】 PD51においては、P+層56とN+埋込層54
の不純物濃度が高いため、受光時における空乏層はN-エ
ピタキシャル層55内にしか拡がらない。従って、N-エピ
タキシャル層55が薄いとPD51の空乏層容量が大きくな
り、これに直列接続される負荷抵抗RLとの間で定まるCR
時定数が大きくなることから、結果的にPD51の応答特性
が悪くなる。 一般に、Si結晶に入射した光は内部に
吸収されるためにある程度の侵入深さを必要とする。例
えば、波長が800nmの光はその強さが1/eに減衰するまで
に約10μmの深さまで侵入する。従って、N-エピタキシ
ャル層55が薄いと光がP型シリコン基板53まで到達して
しまい、信号に寄与しない光の割合が大きくなり、結果
的にPD51自体の感度が低下することになる。 Tr52に
おいては、低不純物濃度層であるN-エピタキシャル層59
が厚くなるとその部分でのキャリア走行時間が長くな
り、それだけTr素子としての動作速度が低下する。
の不純物濃度が高いため、受光時における空乏層はN-エ
ピタキシャル層55内にしか拡がらない。従って、N-エピ
タキシャル層55が薄いとPD51の空乏層容量が大きくな
り、これに直列接続される負荷抵抗RLとの間で定まるCR
時定数が大きくなることから、結果的にPD51の応答特性
が悪くなる。 一般に、Si結晶に入射した光は内部に
吸収されるためにある程度の侵入深さを必要とする。例
えば、波長が800nmの光はその強さが1/eに減衰するまで
に約10μmの深さまで侵入する。従って、N-エピタキシ
ャル層55が薄いと光がP型シリコン基板53まで到達して
しまい、信号に寄与しない光の割合が大きくなり、結果
的にPD51自体の感度が低下することになる。 Tr52に
おいては、低不純物濃度層であるN-エピタキシャル層59
が厚くなるとその部分でのキャリア走行時間が長くな
り、それだけTr素子としての動作速度が低下する。
【０００８】尚、ここでは図１３の構成に基づいて説明
したが、導電型が逆の関係にある光ピックアップについ
ても同様の問題があり、更にTr52の素子領域に低不純物
濃度層をキャリア走行区間とする演算回路素子が構成さ
れているような場合においても同様のことがいえる。
したが、導電型が逆の関係にある光ピックアップについ
ても同様の問題があり、更にTr52の素子領域に低不純物
濃度層をキャリア走行区間とする演算回路素子が構成さ
れているような場合においても同様のことがいえる。
【０００９】そこで、本発明は、同一チップ上にPD素子
と増幅回路素子又は／及び演算回路素子とを組み込んだ
半導体受光装置において、前記の相反関係を解消させ、
PDの応答・感度特性を向上させると共に、増幅回路素子
や演算回路素子の信号処理速度も速くすることが可能な
集積構造を提供することを目的として創作された。
と増幅回路素子又は／及び演算回路素子とを組み込んだ
半導体受光装置において、前記の相反関係を解消させ、
PDの応答・感度特性を向上させると共に、増幅回路素子
や演算回路素子の信号処理速度も速くすることが可能な
集積構造を提供することを目的として創作された。
【００１０】
【課題を解決するための手段】本発明は、第１導電型の
基体上に、基体側から第２導電型の高不純物濃度層と第
１又は第２導電型の低不純物濃度層若しくはイントリン
シック層と第１導電型の高不純物濃度層を形成してなる
フォトダイオード素子領域と、増幅回路素子又は／及び
演算回路素子領域とを構成した半導体受光装置におい
て、フォトダイオード素子領域に形成される第１又は第
２導電型の低不純物濃度層若しくはイントリンシック層
の厚みを増幅回路素子又は／及び演算回路素子における
キャリア走行距離より大きく形成したことを特徴とする
半導体受光装置に係る。
基体上に、基体側から第２導電型の高不純物濃度層と第
１又は第２導電型の低不純物濃度層若しくはイントリン
シック層と第１導電型の高不純物濃度層を形成してなる
フォトダイオード素子領域と、増幅回路素子又は／及び
演算回路素子領域とを構成した半導体受光装置におい
て、フォトダイオード素子領域に形成される第１又は第
２導電型の低不純物濃度層若しくはイントリンシック層
の厚みを増幅回路素子又は／及び演算回路素子における
キャリア走行距離より大きく形成したことを特徴とする
半導体受光装置に係る。
【００１１】
【作用】本発明では、PD素子領域に形成される低不純物
濃度層又はイントリンシック層の厚みを増幅回路素子又
は／及び演算回路素子の厚みと関係なく設定し、前者を
後者の厚み方向のキャリア走行距離より大きくしてい
る。尚、PD素子領域の低不純物濃度層又はイントリンシ
ック層は、PD素子が受光した際における空乏層形成部と
なる。
濃度層又はイントリンシック層の厚みを増幅回路素子又
は／及び演算回路素子の厚みと関係なく設定し、前者を
後者の厚み方向のキャリア走行距離より大きくしてい
る。尚、PD素子領域の低不純物濃度層又はイントリンシ
ック層は、PD素子が受光した際における空乏層形成部と
なる。
【００１２】従って、PDにおける第２導電型の低不純物
濃度層の厚みが不足することによるPDの応答特性の悪化
や感度の低下を解消でき、逆に前記の低不純物濃度層の
厚みを大きくしても増幅回路素子又は／及び演算回路素
子におけるキャリア走行距離が長くならないため、それ
ら素子の信号処理速度を高速化できる。
濃度層の厚みが不足することによるPDの応答特性の悪化
や感度の低下を解消でき、逆に前記の低不純物濃度層の
厚みを大きくしても増幅回路素子又は／及び演算回路素
子におけるキャリア走行距離が長くならないため、それ
ら素子の信号処理速度を高速化できる。
【００１３】
【実施例】以下、図１から図１１までを用いて本発明の
一実施例を説明する。先ず、図１は第１の実施例に係る
半導体受光装置の要部断面図であり、P型シリコン基板1
の上にPD2とNPN-Tr3が隣接した領域に構成されている。
そして、PD2の素子領域がP型シリコン基板1側からN+埋
込層4とN-エピタキシャル層5とP+層6をと積層形成させ
たPN接合構成に、Tr3の素子領域がP型シリコン基板1側
からN+埋込層7とN-エピタキシャル層8とP+層9とN+層10
を積層形成させたNPN接合構成になっており、PD2側のN+
埋込層4とTr3側のN+埋込層7に対してそれぞれN+コンタ
クト層11,12が形成されていると共に、各素子領域がP+
分離層13,14,15によって分離されている点については図
１３に示した構成と同様である。
一実施例を説明する。先ず、図１は第１の実施例に係る
半導体受光装置の要部断面図であり、P型シリコン基板1
の上にPD2とNPN-Tr3が隣接した領域に構成されている。
そして、PD2の素子領域がP型シリコン基板1側からN+埋
込層4とN-エピタキシャル層5とP+層6をと積層形成させ
たPN接合構成に、Tr3の素子領域がP型シリコン基板1側
からN+埋込層7とN-エピタキシャル層8とP+層9とN+層10
を積層形成させたNPN接合構成になっており、PD2側のN+
埋込層4とTr3側のN+埋込層7に対してそれぞれN+コンタ
クト層11,12が形成されていると共に、各素子領域がP+
分離層13,14,15によって分離されている点については図
１３に示した構成と同様である。
【００１４】この実施例の特徴は、PD2の素子領域にお
いて、P型シリコン基板1が陥凹状に形成されており、そ
の陥凹部の底面及び壁面にN+埋込層4が形成されている
と共に、そのN+埋込層4に囲まれた部分とP+層6に至る層
部分にN-エピタキシャル層5が構成されている点にあ
る。従って、PD2のN-エピタキシャル層5は図１３の場合
のN-エピタキシャル層55に比較して遥かに厚くなってお
り、その厚みaはTr3側のN-エピタキシャル層8とP+層9か
らなる２層分の厚みbより５倍程度大きく構成されてい
る。具体的には、N-エピタキシャル層5の厚みaを約10μ
m程度に、Tr3側の２層分(8,9)の厚みを2μm以下に設定
してある。
いて、P型シリコン基板1が陥凹状に形成されており、そ
の陥凹部の底面及び壁面にN+埋込層4が形成されている
と共に、そのN+埋込層4に囲まれた部分とP+層6に至る層
部分にN-エピタキシャル層5が構成されている点にあ
る。従って、PD2のN-エピタキシャル層5は図１３の場合
のN-エピタキシャル層55に比較して遥かに厚くなってお
り、その厚みaはTr3側のN-エピタキシャル層8とP+層9か
らなる２層分の厚みbより５倍程度大きく構成されてい
る。具体的には、N-エピタキシャル層5の厚みaを約10μ
m程度に、Tr3側の２層分(8,9)の厚みを2μm以下に設定
してある。
【００１５】また、図２は第２の実施例に係る半導体受
光装置の要部断面図を示す。同図に示されるように、P
型シリコン基板21の上にPD22とNPN-Tr23が隣接した領域
に構成されており、PD22側がN+埋込層24とN-エピタキシ
ャル層25とP+層26とからなるPN接合で構成され、Tr23側
がN+埋込層27とN-エピタキシャル層28とP+層29とN+層30
とからなるNPN接合として構成されている点、及びPD22
側のN+埋込層24とTr23側のN+埋込層27に対するN+コンタ
クト層31,32が形成されていると共に、各素子領域がP+
分離層33,34,35によって分離されている点は前記の第１
の実施例と同様であるが、この実施例ではPD22のN-エピ
タキシャル層25が表面側に厚く形成されている点に特徴
がある。即ち、第１の実施例のようにP型シリコン基板
に陥凹部を形成せずに、N+埋込層24を平面的に形成し、
N-エピタキシャル層25の厚みaをTr23側のN-エピタキシ
ャル層28とP+層29からなる２層分の厚みbより５倍程度
大きく形成させて、盛り上げられたN-エピタキシャル層
25の表面にP+層26を形成してある。また、前記の各厚み
a,bは実施例１の場合と同様の値に設定されている。
光装置の要部断面図を示す。同図に示されるように、P
型シリコン基板21の上にPD22とNPN-Tr23が隣接した領域
に構成されており、PD22側がN+埋込層24とN-エピタキシ
ャル層25とP+層26とからなるPN接合で構成され、Tr23側
がN+埋込層27とN-エピタキシャル層28とP+層29とN+層30
とからなるNPN接合として構成されている点、及びPD22
側のN+埋込層24とTr23側のN+埋込層27に対するN+コンタ
クト層31,32が形成されていると共に、各素子領域がP+
分離層33,34,35によって分離されている点は前記の第１
の実施例と同様であるが、この実施例ではPD22のN-エピ
タキシャル層25が表面側に厚く形成されている点に特徴
がある。即ち、第１の実施例のようにP型シリコン基板
に陥凹部を形成せずに、N+埋込層24を平面的に形成し、
N-エピタキシャル層25の厚みaをTr23側のN-エピタキシ
ャル層28とP+層29からなる２層分の厚みbより５倍程度
大きく形成させて、盛り上げられたN-エピタキシャル層
25の表面にP+層26を形成してある。また、前記の各厚み
a,bは実施例１の場合と同様の値に設定されている。
【００１６】上記の各実施例の構成において、フォトダ
イオード2,22の素子領域に光が照射されると、そのPN接
合部に電子-正孔が励起され、電子はN+埋込層4,24側
へ、正孔はP+層6,26へ流れることになるが、その時に残
されたドナーとアクセプタのイオン化された電荷によっ
て低不純物濃度層であるN-エピタキシャル層5,25の内部
に空乏層が形成される。そして、この空乏層は電気的容
量として機能するため、N-エピタキシャル層5,25が薄い
場合にはその容量が大きくなり、図１２及び図１３に示
したように負荷抵抗RLと直列接続がなされると大きなCR
時定数を発生させる。即ち、フォトダイオード2,22の応
答特性の低下を招くことになる。しかし、前記の各実施
例ではN-エピタキシャル層5,25の厚みaを十分な大きさ
にとれるため、空乏層の容量を小さく抑制でき、応答特
性の優れたPD素子を実現できる。また、受光した光の侵
入深さに関しても、N-エピタキシャル層5,25の厚みaを1
0μm程度までとっておくことにより、光がP型シリコン
基板1,21にまで到達してしまうようなこともなく、受光
した光の全てを信号に変換してPD2,22自体の感度を向上
させることができる。
イオード2,22の素子領域に光が照射されると、そのPN接
合部に電子-正孔が励起され、電子はN+埋込層4,24側
へ、正孔はP+層6,26へ流れることになるが、その時に残
されたドナーとアクセプタのイオン化された電荷によっ
て低不純物濃度層であるN-エピタキシャル層5,25の内部
に空乏層が形成される。そして、この空乏層は電気的容
量として機能するため、N-エピタキシャル層5,25が薄い
場合にはその容量が大きくなり、図１２及び図１３に示
したように負荷抵抗RLと直列接続がなされると大きなCR
時定数を発生させる。即ち、フォトダイオード2,22の応
答特性の低下を招くことになる。しかし、前記の各実施
例ではN-エピタキシャル層5,25の厚みaを十分な大きさ
にとれるため、空乏層の容量を小さく抑制でき、応答特
性の優れたPD素子を実現できる。また、受光した光の侵
入深さに関しても、N-エピタキシャル層5,25の厚みaを1
0μm程度までとっておくことにより、光がP型シリコン
基板1,21にまで到達してしまうようなこともなく、受光
した光の全てを信号に変換してPD2,22自体の感度を向上
させることができる。
【００１７】一方、Tr3,23側でのキャリア走行距離に相
当するN-エピタキシャル層とP+層からなる２層分(8,9),
(28,29)の厚みbについては、N-エピタキシャル層5,25の
厚みaとは関係なく2μm以下に設定しているため、Tr3,2
3のキャリア走行時間を短くでき、遅延時間の少ない増
幅機能を実現できる。
当するN-エピタキシャル層とP+層からなる２層分(8,9),
(28,29)の厚みbについては、N-エピタキシャル層5,25の
厚みaとは関係なく2μm以下に設定しているため、Tr3,2
3のキャリア走行時間を短くでき、遅延時間の少ない増
幅機能を実現できる。
【００１８】次に、実施例１に係る半導体受光装置の製
造プロセスを図３から図１１を用いて説明する。 (1) P型シリコン基板1の表面にSiO2膜41を形成し、PD2
の素子構成領域に対応する部分のSiO2膜41を除去して開
口部41aを形成する(図３)。 (2) 前記の開口部41aに露出しているP型シリコン基板1
の面をエッチングし、深さ約5μmの陥凹部42を形成する
(図４)。
造プロセスを図３から図１１を用いて説明する。 (1) P型シリコン基板1の表面にSiO2膜41を形成し、PD2
の素子構成領域に対応する部分のSiO2膜41を除去して開
口部41aを形成する(図３)。 (2) 前記の開口部41aに露出しているP型シリコン基板1
の面をエッチングし、深さ約5μmの陥凹部42を形成する
(図４)。
【００１９】(3) 表面からN型不純物(リン)イオンを拡
散させて陥凹部42の底面と壁面にリン拡散層を形成し、
N+埋込層4を構成させる(図５)。 (4) 底面及び壁面にN+埋込層4が構成されている陥凹部4
2に対して、選択的エピタキシャル層を成長させ、N-エ
ピタキシャル層5aを形成する(図６)。
散させて陥凹部42の底面と壁面にリン拡散層を形成し、
N+埋込層4を構成させる(図５)。 (4) 底面及び壁面にN+埋込層4が構成されている陥凹部4
2に対して、選択的エピタキシャル層を成長させ、N-エ
ピタキシャル層5aを形成する(図６)。
【００２０】(5) SiO2膜41を除去し、Tr3の素子構成領
域に対応する部分にN型不純物(砒素)イオンを注入して
砒素注入層であるN+埋込層7を構成させる(図７)。 (6) 前記のプロセス完了後の表面全面にN-エピタキシャ
ル層を約6〜7μmだけ成長させ、N-エピタキシャル層5b
を形成する(図８)。
域に対応する部分にN型不純物(砒素)イオンを注入して
砒素注入層であるN+埋込層7を構成させる(図７)。 (6) 前記のプロセス完了後の表面全面にN-エピタキシャ
ル層を約6〜7μmだけ成長させ、N-エピタキシャル層5b
を形成する(図８)。
【００２１】(7) 熱処理を施しながら、N型不純物(リ
ン)イオンの注入によりN+埋込層4,7に対するコンタクト
層11,12を形成すると共に、PD2とTr3の素子構成領域の
間にP型不純物(硼素)イオンを注入してP+分離層13,14,1
5を形成する(図９)。 (8) PD2側のN+埋込層4とTr3側のN+埋込層7に対向する位
置にP型不純物(硼素)イオンを注入してP+層6,9を形成す
る(図１０)。尚、この工程において、P型不純物の拡散
は、PD2側でのN-エピタキシャル層(5a,5b)の厚みが約10
μm、Tr側のN-エピタキシャル層5bの厚みが2μmより小
さくなるように制御される。
ン)イオンの注入によりN+埋込層4,7に対するコンタクト
層11,12を形成すると共に、PD2とTr3の素子構成領域の
間にP型不純物(硼素)イオンを注入してP+分離層13,14,1
5を形成する(図９)。 (8) PD2側のN+埋込層4とTr3側のN+埋込層7に対向する位
置にP型不純物(硼素)イオンを注入してP+層6,9を形成す
る(図１０)。尚、この工程において、P型不純物の拡散
は、PD2側でのN-エピタキシャル層(5a,5b)の厚みが約10
μm、Tr側のN-エピタキシャル層5bの厚みが2μmより小
さくなるように制御される。
【００２２】(9) 前記の工程で形成したTr3側のP+層9の
一部にN型不純物(砒素)イオンを注入してN+層10を形成
する（図１１)。 (10)以降、図示しないが、保護絶縁膜とPD2の素子構成
領域以外の部分に対する遮光膜の形成、コンタクトホー
ルの形成、及び表面への電極用金属膜(Al)を蒸着するプ
ロセスを経て半導体受光装置が完成する。
一部にN型不純物(砒素)イオンを注入してN+層10を形成
する（図１１)。 (10)以降、図示しないが、保護絶縁膜とPD2の素子構成
領域以外の部分に対する遮光膜の形成、コンタクトホー
ルの形成、及び表面への電極用金属膜(Al)を蒸着するプ
ロセスを経て半導体受光装置が完成する。
【００２３】尚、前記の(1)〜(10)のプロセスは実施例
１の半導体受光装置に係るものであるが、実施例２の半
導体受光装置については(2)のエッチングプロセス(図４
に対応）を省略することにより製造することができる。
即ち、(2)のエッチングプロセスを省略することによっ
て、図２に示すようにN+埋込層24がP型シリコン基板21
上に平面的に形成され、その上にN-エピタキシャル層5
a,5bを成長させることになるため、最終的にPD22側のN-
エピタキシャル層25が表面から盛り上がった形状にな
り、PD22側のN-エピタキシャル層25を約10μmに、Tr23
側のN-エピタキシャル層28とP+層29の２層分の厚みbを2
μm以下に設定することができる。
１の半導体受光装置に係るものであるが、実施例２の半
導体受光装置については(2)のエッチングプロセス(図４
に対応）を省略することにより製造することができる。
即ち、(2)のエッチングプロセスを省略することによっ
て、図２に示すようにN+埋込層24がP型シリコン基板21
上に平面的に形成され、その上にN-エピタキシャル層5
a,5bを成長させることになるため、最終的にPD22側のN-
エピタキシャル層25が表面から盛り上がった形状にな
り、PD22側のN-エピタキシャル層25を約10μmに、Tr23
側のN-エピタキシャル層28とP+層29の２層分の厚みbを2
μm以下に設定することができる。
【００２４】
【発明の効果】本発明の半導体受光装置は、PD素子領域
と増幅回路素子又は／及び演算回路素子領域とを同一チ
ップ上に構成する場合において、増幅回路素子又は／及
び演算回路素子のキャリア走行区間と関係なく、PD素子
に形成される低不純物濃度層又はイントリンシック層を
厚く構成させるため、受光時に生じるPD素子の空乏層の
容量成分を小さく抑制してPD素子の応答速度を向上させ
ると共に、増幅回路素子又は／及び演算回路素子のキャ
リア走行時間を短くしてそれらの素子の高速動作を確保
させる。また、PD素子の低不純物濃度層又はイントリン
シック層を厚く構成できることにより、受光した光の侵
入を前記の層内に留めさせることが可能になり、信号出
力に寄与しない光成分をなくしてPD素子を高感度化でき
るという利点も有している。
と増幅回路素子又は／及び演算回路素子領域とを同一チ
ップ上に構成する場合において、増幅回路素子又は／及
び演算回路素子のキャリア走行区間と関係なく、PD素子
に形成される低不純物濃度層又はイントリンシック層を
厚く構成させるため、受光時に生じるPD素子の空乏層の
容量成分を小さく抑制してPD素子の応答速度を向上させ
ると共に、増幅回路素子又は／及び演算回路素子のキャ
リア走行時間を短くしてそれらの素子の高速動作を確保
させる。また、PD素子の低不純物濃度層又はイントリン
シック層を厚く構成できることにより、受光した光の侵
入を前記の層内に留めさせることが可能になり、信号出
力に寄与しない光成分をなくしてPD素子を高感度化でき
るという利点も有している。
【図１】本発明の第１の実施例に係る半導体受光装置の
要部断面図である。
要部断面図である。
【図２】本発明の第２の実施例に係る半導体受光装置の
要部断面図である。
要部断面図である。
【図３】実施例に係る半導体受光装置の製造プロセス
（SiO2層の形成）を示す要部断面図である。
（SiO2層の形成）を示す要部断面図である。
【図４】実施例に係る半導体受光装置の製造プロセス
（エッチング）を示す要部断面図である。
（エッチング）を示す要部断面図である。
【図５】実施例に係る半導体受光装置の製造プロセス
（埋込層4の形成）を示す要部断面図である。
（埋込層4の形成）を示す要部断面図である。
【図６】実施例に係る半導体受光装置の製造プロセス
（N-エピタキシャル層5aの形成）を示す要部断面図であ
る。
（N-エピタキシャル層5aの形成）を示す要部断面図であ
る。
【図７】実施例に係る半導体受光装置の製造プロセス
（N+層7の形成）を示す要部断面図である。
（N+層7の形成）を示す要部断面図である。
【図８】実施例に係る半導体受光装置の製造プロセス
（N-エピタキシャル層5bの形成）を示す要部断面図であ
る。
（N-エピタキシャル層5bの形成）を示す要部断面図であ
る。
【図９】実施例に係る半導体受光装置の製造プロセス
（コンタクト層11,12と分離層13,14,15の形成）を示す
要部断面図である。
（コンタクト層11,12と分離層13,14,15の形成）を示す
要部断面図である。
【図１０】実施例に係る半導体受光装置の製造プロセス
（P+層6,9の形成）を示す要部断面図である。
（P+層6,9の形成）を示す要部断面図である。
【図１１】実施例に係る半導体受光装置の製造プロセス
（N+層10の形成）を示す要部断面図である。
（N+層10の形成）を示す要部断面図である。
【図１２】増幅回路内蔵型の光ピックアップの等価回路
図である。
図である。
【図１３】従来の増幅回路内蔵型の光ピックアップの要
部断面図である。
部断面図である。
1,21…P型シリコン基板、2,22…PD、3,23…トランジス
タ(Tr)、4,24…フォトダイオード(PD)側のN+埋込層、5,
25…PD側のN-エピタキシャル層、6,26…PD側のP+層、7,
27…Tr側のN+埋込層、8,28…Tr側のN-エピタキシャル
層、9,29…Tr側のP+層、10,30…Tr側のN+層、11,12,31,
32…N+コンタクト層、13,14,15,33,34,35…P+分離層、a
…PD側のN-エピタキシャル層の厚み、b…Tr側のN-エピ
タキシャル層とP+層とからなる２層分の厚み。
タ(Tr)、4,24…フォトダイオード(PD)側のN+埋込層、5,
25…PD側のN-エピタキシャル層、6,26…PD側のP+層、7,
27…Tr側のN+埋込層、8,28…Tr側のN-エピタキシャル
層、9,29…Tr側のP+層、10,30…Tr側のN+層、11,12,31,
32…N+コンタクト層、13,14,15,33,34,35…P+分離層、a
…PD側のN-エピタキシャル層の厚み、b…Tr側のN-エピ
タキシャル層とP+層とからなる２層分の厚み。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8422−4Ｍ Ｈ０１Ｌ 31/10 Ｇ
Claims (1)
- 【請求項１】 第１導電型の基体上に、基体側から第２
導電型の高不純物濃度層と第１又は第２導電型の低不純
物濃度層若しくはイントリンシック層と第１導電型の高
不純物濃度層を形成してなるフォトダイオード素子領域
と、増幅回路素子又は／及び演算回路素子領域とを構成
した半導体受光装置において、フォトダイオード素子領
域に形成される第１又は第２導電型の低不純物濃度層若
しくはイントリンシック層の厚みを増幅回路素子又は／
及び演算回路素子におけるキャリア走行距離より大きく
形成したことを特徴とする半導体受光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237261A JPH0555538A (ja) | 1991-08-23 | 1991-08-23 | 半導体受光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237261A JPH0555538A (ja) | 1991-08-23 | 1991-08-23 | 半導体受光装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555538A true JPH0555538A (ja) | 1993-03-05 |
Family
ID=17012787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237261A Pending JPH0555538A (ja) | 1991-08-23 | 1991-08-23 | 半導体受光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555538A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335712A (ja) * | 1995-04-05 | 1996-12-17 | Matsushita Electron Corp | 光検出装置及びその製造方法 |
| JP2006502566A (ja) * | 2002-09-05 | 2006-01-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 集積されたピンダイオードおよび関連の回路構造を製造する方法 |
| JP2006245180A (ja) * | 2005-03-02 | 2006-09-14 | Texas Instr Japan Ltd | 半導体装置およびその検査方法 |
| WO2014128943A1 (ja) * | 2013-02-25 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
-
1991
- 1991-08-23 JP JP3237261A patent/JPH0555538A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335712A (ja) * | 1995-04-05 | 1996-12-17 | Matsushita Electron Corp | 光検出装置及びその製造方法 |
| JP2006502566A (ja) * | 2002-09-05 | 2006-01-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 集積されたピンダイオードおよび関連の回路構造を製造する方法 |
| JP2006245180A (ja) * | 2005-03-02 | 2006-09-14 | Texas Instr Japan Ltd | 半導体装置およびその検査方法 |
| WO2014128943A1 (ja) * | 2013-02-25 | 2014-08-28 | 株式会社 日立製作所 | 半導体装置およびそれを用いた電力変換装置 |
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