JPS6136713B2 - - Google Patents

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JPS6136713B2
JPS6136713B2 JP13490579A JP13490579A JPS6136713B2 JP S6136713 B2 JPS6136713 B2 JP S6136713B2 JP 13490579 A JP13490579 A JP 13490579A JP 13490579 A JP13490579 A JP 13490579A JP S6136713 B2 JPS6136713 B2 JP S6136713B2
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JP
Japan
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layer
semiconductor layer
conductivity type
semiconductor
collector
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JP13490579A
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English (en)
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JPS5660054A (en
Inventor
Shuichi Kameyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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Publication of JPS6136713B2 publication Critical patent/JPS6136713B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/1443Devices controlled by radiation with at least one potential jump or surface barrier

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、受光用のPIN接合ダイオードと、そ
の接合部に生じた光電流を増幅するバイポーラト
ランジスタ素子を共存させた半導体集積回路に関
する。
〔発明の技術的背景〕
通常、受光用のPIN接合ダイオードの設計にお
いて、高感度および高速応答性をめざす場合、そ
のダイオードの逆バイアス状態におけるPIN接合
部の空乏層において入射光の大部分を吸収するの
が好ましい。そのためその空乏層は、入射光の半
導体内部への浸透深さ程度には拡がることが要求
される。例えば、光通信分野では、伝送損失の少
ない波長8000〜8500Åの赤外光が用いられてお
り、受光素子としてシリコン半導体材料で構成し
た場合、その赤外光の受光素子内部への浸透深さ
は10〜20μmにも達する。従つてこの場合、前記
要求にこたえるためには、受光素子としてのPIN
接合ダイオードの1層は数十〜数百Ωcmの比抵抗
をもつことが必要とされている。
また、前記PIN接合ダイオードへの光入射によ
り生じた微少な光電流は、通常バイポーラトラン
ジスタ素子を有するバイポーラ集積回路によつて
増幅される。
そして、このような受光用のPIN接合ダイオー
ドと光電流増幅のバイポーラトランジスタ素子と
を組合わせたモノリシツク半導体集積化の要望が
たかまつて来ている。
〔背景技術の問題点〕
この場合、単純には、バイポーラ集積回路の製
造において一般に使用される高比抵抗(低不純物
濃度)のN型エピタキシヤル層をPIN接合ダイオ
ードの1層と共用することによつて集積化するこ
とが考えられる。
しかしながら、このN型エピタキシヤル層の比
抵抗値は一般に数Ωcm以下であるので、前述の
PIN接合ダイオードのI層に要求される比抵抗値
とは大幅な差がある。従つて前記N型エピタキシ
ヤル層を前記I層と共用させることはできず、前
述の如き単純発想ではPIN接合ダイオードとバイ
ポーラ素子を共存させた半導体集積回路を得るの
は困難であつた。
〔発明の目的〕
本発明の目的はこのような問題点を解決し、受
光用のPIN接合ダイオードと光電流増幅用のバイ
ポーラトランジスタ素子とを共存させた半導体集
積回路を提供するところにある。
〔発明の概要〕
本発明の半導体集積回路は、第1導電型の半導
体基板と、この基板上に形成された第2導電型の
低不純物濃度の第1半導体層と、この第1半導体
層上に形成された第2導電型の低不純物濃度の第
2半導体層と、前記第2半導体層表面の一部から
前記半導体基板に達する深さに形成された第1導
電型の素子分離領域によつて相互に島状に分離さ
れた第1の素子領域部分及び第2の素子領域部分
とを具備し、前記第1素子領域部分が、前記基板
と第1半導体層との間に形成された第2導電型の
高不純物濃度のカソード用第1埋込み層と、第2
半導体層表面に形成された第1導電型のアノード
層とを有するPIN接合ダイオードを構成し、前記
第2素子領域部分が、第1半導体層と第2半導体
層との間に形成された第2導電型の高不純物濃度
のコレクタ用第2埋込み層と、この第2半導体層
と第2埋込み層との間に形成された第2導電型の
コレクタ層と、このコレクタ層内に形成された第
1導電型のベース層と、このベース層内に形成さ
れた第2導電型のエミツタ層とを有するバイポー
ラトランジスタ素子を構成していることを特徴と
する。
〔発明の実施例〕
次に本発明の一実施例を図を参照して説明す
る。P型シリコンからなる半導体基板1上には、
比抵抗値数十〜数百Ωcm、厚さ10〜15μm程度の
N型の低不純物濃度の第1半導体層3が例えばエ
ピタキシヤル成長により形成されている。この第
1半導体層3はこのように高比抵抗値であるため
に真性に近い導電型という意味で、図中に記号i
が示されている。この第1半導体層3上には、比
抵抗値数十〜数百Ωcm、厚さ5〜10μm程度の低
不純物濃度の第2半導体層5がエピタキシヤル成
長により形成されている。この第2半導体層5も
また真性に近い導電型という意味で図中に記号i
が示されている。P+型の素子分離領域7−1及
び7−2はこの両領域をもつて第2半導体層5の
表面から基板1に達する深さに形成され、この分
離領域によつて、相互に島状に分離された第1素
子領域部分および第2素子領域部分が形成さ
れている。ここで前記素子分離領域7−1と7−
2との上・下2層にした理由は、分離拡散のため
の熱工程を短縮するところにある。前記第1素子
領域部分には受光用PIN接合ダイオードが形成
されており、この部分において、基板1と第1
半導体層3との間にこれらよりも高不純物濃度の
N+型のカソード用第1埋込み層2−1が形成さ
れている。また第2半導体層5の表面には、P型
拡散によるアノード層10が形成され、このアノ
ード層10にアノード端子が接続されている。
そして、第2半導体層5の一部表面から前記第1
埋込み層2−1に達するN+型の電極取出領域4
−2及び8−2が設けられ、この電極取出領域を
通じてカソード端子Yが第1埋込み層2−1と電
気的に接続されている。即ち、前記N+型第1埋
込み層とP型アノード層10との間に介在する第
1半導体層3及び第2半導体層5の部分がPIN接
合ダイオードのI層として利用されている。
前記第2素子領域部分には光電流増幅用のバ
イポーラトランジスタ素子が形成されており、こ
の部分において基板1と第1半導体層3との間
にこれらよりも高不純物濃度のN+型のコレクタ
用第1埋込み層2−2が形成されている。また前
記第1半導体層3と第2半導体層5との間に形成
された高不純物濃度のN+型のコレクタ用第2埋
込層4−1は前記第1埋込み層2−2上に接する
ように設けられており、N+型のコレクタ電極取
出領域8−1を通じてコレクタ端子Cに接続され
ている。前記部分の第2半導体層5表面から第
2埋込み層4−1に達する位置にN型のコレクタ
層6が拡散により形成されている。このコレクタ
層6の表面にはP型拡散によるベース層9が形成
され、この層9はベース端子Bに接続されてい
る。
このベース層9の表面にはN型拡散によりエミ
ツタ層11が形成され、この層11にエミツタ端
子Eが接続されている。このようにして素子領域
部分にはNPN型バイポーラトランジスタ素子
が形成されており、この実施例においては、コレ
クタ用第1埋込み層2−2を備えているが、第2
埋込み層4−1自身、その抵抗値が充分小さく、
かつそこに侵入して来る光学的励起少数キヤリヤ
を吸収し、そのライフタイムを減少させることが
できれば、前記第1埋込み層2−2は必ずしも形
成しなくてもよい。
このような実施例発明にあつては、素子領域部
分に存在するPIN接合ダイオードの層が高比
抵抗の第1半導体層3及び第2半導体層5の2層
構造によつて得られるために、その厚さが10〜15
μm程度に厚く形成されており、受光素子として
の高感度、高速応答性が容易に得られる。これに
対して、素子領域部分におけるバイポーラトラ
ンジスタ素子では、高比抵抗の第1半導体層3と
第2半導体層5との間に高不純物濃度のコレクタ
用第2埋込み層4−1が形成され、かつ第2半導
体層5の表面に不純物を導入して形成されたコレ
クタ層6が形成されているために、そのコレクタ
抵抗を充分に下げ通常のトランジスタ動作が得ら
れる。従つて、共通の半導体基板1上に、所望の
動作特性をもつ受光用PIN接合ダイオード及び光
増幅用のバイポーラトランジスタ素子とを共存さ
せたモノリシツク半導体集積回路が実現できた。
次に上述した実施例に付け加えられる方が好ま
しい改善としては次のような事が考えられる。
高比抵抗値(低不純物濃度)を有する第2半導
体層5の表面部分では表面反転層が形成されやす
く、リーク電流の原因になるので、その表面部分
の全域あるいは選択的な位置に反転防止用の浅い
N型不純物イオン注入領域を形成することが好ま
しい。またこのようなイオン注入領域形成の代り
に、前記N+型の電極取出領域8−2を、アノー
ド層10をリング状に取り囲むように形成して、
前記リーク電流防止を図るようにしてもよい。
また、前記アノード層10はPIN接合ダイオー
ドのI層を厚くするためにできるだけ浅くした方
がよい。
なお、第2埋込み層4−1と電極取出領域4−
2は同一の拡散によつて形成してもよいが、電極
取出領域4−2は埋込み層4−1とは別に、拡散
速度の速いリン等の不純物を用いて拡散すること
によつてPIN接合ダイオードのカソード側におけ
る直列抵抗をできるだけ下げるようにしてもよ
い。
〔発明の効果〕
このような本発明半導体集積回路においては、
高感度および高速応答性を有する受光用PIN接合
ダイオードと、このダイオードにより生じた光電
流を増幅するバイポーラトランジスタ素子とを共
存させてモノリシツク集積化した半導体集積回路
が実現される。
【図面の簡単な説明】
図は本発明集積回路の一実施例を示す断面図で
ある。 1……半導体基板、3……第1半導体層、5…
…第2半導体層、7−1,7−2……素子分離領
域、……第1素子領域部分(PIN接合ダイオー
ド)、……第2素子領域部分(バイポーラトラ
ンジスタ素子)、2−1……カソード用第1埋込
み層、4−1……コレクタ用第2埋込み層、6…
…コレクタ層、9……ベース層、10……アノー
ド層、11……エミツタ層。

Claims (1)

    【特許請求の範囲】
  1. 1 第1導電型の半導体基板と、この基板上に形
    成された第2導電型の低不純物濃度の第1半導体
    層と、この第1半導体層上に形成された第2導電
    型の低不純物濃度の第2半導体層と、前記第2半
    導体層表面の一部から前記半導体基板に達する深
    さに形成された第1導電型の素子分離領域によつ
    て相互に島状に分離された第1の素子領域部分及
    び第2の素子領域部分とを具備し、前記第1素子
    領域部分は、前記基板と第1半導体層との間に形
    成された第2導電型の高不純物濃度のカソード用
    第1埋込み層と、第2半導体層表面に形成された
    第1導電型のアノード層とを有するPIN接合ダイ
    オードを構成し、前記第2素子領域部分は、第1
    半導体層と第2半導体層との間に形成された第2
    導電型の高不純物濃度のコレクタ用第2埋込み層
    と、この第2半導体層の表面から第2埋込み層に
    達する位置に形成された第2導電型のコレクタ層
    と、このコレクタ層内に形成された第1導電型の
    ベース層と、このベース層内に形成された第2導
    電型のエミツタ層とを有するバイポーラトランジ
    スタ素子を構成していることを特徴とする半導体
    集積回路。
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