JP2793085B2 - 光半導体装置とその製造方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Description
【０００１】
【産業上の利用分野】本発明はホトダイオードとバイポ
ーラＩＣとを一体化した光半導体装置に関する。
ーラＩＣとを一体化した光半導体装置に関する。
【０００２】
【従来の技術】受光素子と周辺回路とを一体化してモノ
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドＩＣ化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドＩＣ化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。
【０００３】このような光半導体装置の従来の構造とし
て、例えば特開平１−２０５５６４号公報に記載された
ものが公知である。これを図９に示す。同図において、
（１）はＰ型の半導体基板、（２）はＰ型のエピタキシ
ャル層、（３）はＮ型のエピタキシャル層、（４）はＰ
+型分離領域、（５）はＮ+型拡散領域、（６）はＮ+型
埋め込み層、（７）はＰ型ベース領域、（８）はＮ+型
エミッタ領域である。ホトダイオード（９）はＰ型エピ
タキシャル層（２）とＮ型エピタキシャル層（３）との
ＰＮ接合で形成し、Ｎ+型拡散領域（５）をカソード取
出し、分離領域（４）をアノード取出しとしたものであ
る。ＮＰＮトランジスタ（１０）はＰ型エピタキシャル
層（２）とＮ型エピタキシャル層（３）との境界に埋め
込み層（６）を設け、Ｎ型エピタキシャル層（３）をコ
レクタとしたものである。そして、基板（１）からのオ
ートドープ層（１１）によって加速電界を形成し、空乏
層より深部の領域で発生したキャリアの移動を容易にし
たものである。
て、例えば特開平１−２０５５６４号公報に記載された
ものが公知である。これを図９に示す。同図において、
（１）はＰ型の半導体基板、（２）はＰ型のエピタキシ
ャル層、（３）はＮ型のエピタキシャル層、（４）はＰ
+型分離領域、（５）はＮ+型拡散領域、（６）はＮ+型
埋め込み層、（７）はＰ型ベース領域、（８）はＮ+型
エミッタ領域である。ホトダイオード（９）はＰ型エピ
タキシャル層（２）とＮ型エピタキシャル層（３）との
ＰＮ接合で形成し、Ｎ+型拡散領域（５）をカソード取
出し、分離領域（４）をアノード取出しとしたものであ
る。ＮＰＮトランジスタ（１０）はＰ型エピタキシャル
層（２）とＮ型エピタキシャル層（３）との境界に埋め
込み層（６）を設け、Ｎ型エピタキシャル層（３）をコ
レクタとしたものである。そして、基板（１）からのオ
ートドープ層（１１）によって加速電界を形成し、空乏
層より深部の領域で発生したキャリアの移動を容易にし
たものである。
【０００４】
【発明が解決しようとする課題】しかしながら、ホトダ
イオード（９）の高速応答性という点では空乏層の幅を
広げて空乏層外生成キャリアの発生を抑制することが望
ましい。図１０の構造ではＮ型エピタキシャル層（３）
がＮＰＮトランジスタ（１０）のコレクタとして望まれ
る不純物濃度であるため空乏層が拡がりにくく、またＰ
型エピタキシャル層（２）は基板（１）からのボロン
（Ｂ）の熱拡散によるオートドープ層（１１）があるた
めに基板（１）まで空乏層を拡げることが困難である欠
点があった。
イオード（９）の高速応答性という点では空乏層の幅を
広げて空乏層外生成キャリアの発生を抑制することが望
ましい。図１０の構造ではＮ型エピタキシャル層（３）
がＮＰＮトランジスタ（１０）のコレクタとして望まれ
る不純物濃度であるため空乏層が拡がりにくく、またＰ
型エピタキシャル層（２）は基板（１）からのボロン
（Ｂ）の熱拡散によるオートドープ層（１１）があるた
めに基板（１）まで空乏層を拡げることが困難である欠
点があった。
【０００５】さらに製造的な問題として、Ｐ型エピタキ
シャル層（２）を形成しようとすると装置内が供給した
アクセプタ不純物によって汚染されるため、Ｎ型エピタ
キシャル用の装置とは分離しなければならず、他のバイ
ポーラＩＣとのラインの共用化が困難である欠点があっ
た。
シャル層（２）を形成しようとすると装置内が供給した
アクセプタ不純物によって汚染されるため、Ｎ型エピタ
キシャル用の装置とは分離しなければならず、他のバイ
ポーラＩＣとのラインの共用化が困難である欠点があっ
た。
【０００６】
【課題を解決するための手段】本発明は上述した従来の
欠点に鑑み成されたもので、基板（２３）上に形成した
高比抵抗の第１と第２のエピタキシャル層（２４）（２
５）と、第１と第２のエピタキシャル層（２４）（２
５）を分離する分離領域（２６）と、第２のエピタキシ
ャル層（２５）の表面に形成したＮ型のコレクタ領域
（３６）と、ＮＰＮトランジスタ（２１）を構成するベ
ース領域（３７）とエミッタ領域（３８）と、第２のエ
ピタキシャル層（２５）の表面に形成したホトダイオー
ド（２１）のＮ+カソード領域（３１）と、を具備する
ことによりＮＰＮトランジスタ（２２）と高速ホトダイ
オード（２１）とを共存させた光半導体装置を提供する
ものである。
欠点に鑑み成されたもので、基板（２３）上に形成した
高比抵抗の第１と第２のエピタキシャル層（２４）（２
５）と、第１と第２のエピタキシャル層（２４）（２
５）を分離する分離領域（２６）と、第２のエピタキシ
ャル層（２５）の表面に形成したＮ型のコレクタ領域
（３６）と、ＮＰＮトランジスタ（２１）を構成するベ
ース領域（３７）とエミッタ領域（３８）と、第２のエ
ピタキシャル層（２５）の表面に形成したホトダイオー
ド（２１）のＮ+カソード領域（３１）と、を具備する
ことによりＮＰＮトランジスタ（２２）と高速ホトダイ
オード（２１）とを共存させた光半導体装置を提供する
ものである。
【０００７】また製法的な特徴として、第１と第２のエ
ピタキシャル層（２４）（２５）をノンドープで形成す
ることを骨子とするものである。
ピタキシャル層（２４）（２５）をノンドープで形成す
ることを骨子とするものである。
【０００８】
【作用】本発明によれば、第１と第２のエピタキシャル
層（２４）（２５）を共に高比抵抗層としたので、両者
の厚みの和に等しい程度の厚い空乏層を得ることができ
る。また、ノンドープで形成することにより、高比抵抗
層を安定に制御性良く、装置の汚染も無く実施できるも
のである。
層（２４）（２５）を共に高比抵抗層としたので、両者
の厚みの和に等しい程度の厚い空乏層を得ることができ
る。また、ノンドープで形成することにより、高比抵抗
層を安定に制御性良く、装置の汚染も無く実施できるも
のである。
【０００９】
【実施例】以下に本発明の一実施例を図面を参照しなが
ら詳細に説明する。図１はホトダイオード（２１）とＮ
ＰＮトランジスタ（２２）とを組み込んだＩＣの断面図
である。同図において、（２３）はＰ型の単結晶シリコ
ン半導体基板、（２４）は基板（２３）上に気相成長法
により形成した厚さ１５〜２０μのＰ型の第１のエピタ
キシャル層、（２５）は第１のエピタキシャル層（２
４）上に気相成長法により形成した厚さ４〜６μのＰ型
の第２のエピタキシャル層である。基板（２３）は一般
的なバイポーラＩＣのもの（２〜４Ω・ｃｍ）より不純
物濃度が低い４０〜６０Ω・ｃｍの比抵抗のものを用
い、第１のエピタキシャル層（２４）はノンドープで積
層することにより、積層時で１０００〜１５００Ω・ｃ
ｍ、拡散領域を形成するための熱処理を与えた後の完成
時で２００〜１５００Ω・ｃｍの比抵抗を有する。第２
のエピタキシャル層（２５）も同様に完成時で２００〜
１５００Ω・ｃｍの比抵抗を有する。通常のバイポーラ
ＩＣで用いるエピタキシャル層の比抵抗は１．０〜２．
０Ω・ｃｍである。
ら詳細に説明する。図１はホトダイオード（２１）とＮ
ＰＮトランジスタ（２２）とを組み込んだＩＣの断面図
である。同図において、（２３）はＰ型の単結晶シリコ
ン半導体基板、（２４）は基板（２３）上に気相成長法
により形成した厚さ１５〜２０μのＰ型の第１のエピタ
キシャル層、（２５）は第１のエピタキシャル層（２
４）上に気相成長法により形成した厚さ４〜６μのＰ型
の第２のエピタキシャル層である。基板（２３）は一般
的なバイポーラＩＣのもの（２〜４Ω・ｃｍ）より不純
物濃度が低い４０〜６０Ω・ｃｍの比抵抗のものを用
い、第１のエピタキシャル層（２４）はノンドープで積
層することにより、積層時で１０００〜１５００Ω・ｃ
ｍ、拡散領域を形成するための熱処理を与えた後の完成
時で２００〜１５００Ω・ｃｍの比抵抗を有する。第２
のエピタキシャル層（２５）も同様に完成時で２００〜
１５００Ω・ｃｍの比抵抗を有する。通常のバイポーラ
ＩＣで用いるエピタキシャル層の比抵抗は１．０〜２．
０Ω・ｃｍである。
【００１０】第１と第２のエピタキシャル層（２４）
（２５）は、両者を完全に貫通するＰ +型分離領域（２
６）によってホトダイオード（２１）形成部分とＮＰＮ
トランジスタ（２２）形成部分とに電気的に分離され
る。この分離領域（２６）は、基板（２３）表面から上
下方向に拡散した第１の分離領域（２７）と、第１と第
２のエピタキシャル層（２４）（２５）の境界から上下
方向に拡散した第２の分離領域（２８）と、第２のエピ
タキシャル層（２５）表面から形成した第３の分離領域
（２９）から成り、３者が連結することで第１と第２の
エピタキシャル層（２４）（２５）を島状の領域に分離
する。
（２５）は、両者を完全に貫通するＰ +型分離領域（２
６）によってホトダイオード（２１）形成部分とＮＰＮ
トランジスタ（２２）形成部分とに電気的に分離され
る。この分離領域（２６）は、基板（２３）表面から上
下方向に拡散した第１の分離領域（２７）と、第１と第
２のエピタキシャル層（２４）（２５）の境界から上下
方向に拡散した第２の分離領域（２８）と、第２のエピ
タキシャル層（２５）表面から形成した第３の分離領域
（２９）から成り、３者が連結することで第１と第２の
エピタキシャル層（２４）（２５）を島状の領域に分離
する。
【００１１】ホトダイオード（２１）部の第２のエピタ
キシャル層（２５）表面には、ホトダイオード（２１）
のカソード取出しとなるＮ+型拡散領域（３１）を略全
面に形成する。第２のエピタキシャル層（２５）の表面
は酸化膜（３２）で覆われ、酸化膜（３２）を部分的に
開孔したコンタクトホールを介してカソード電極（３
３）がＮ+型拡散領域（３１）にコンタクトする。ま
た、分離領域（２６）をホトダイオード（２１）のアノ
ード側低抵抗取り出し領域として、アノード電極（３
４）が分離領域（２６）の表面にコンタクトする。
キシャル層（２５）表面には、ホトダイオード（２１）
のカソード取出しとなるＮ+型拡散領域（３１）を略全
面に形成する。第２のエピタキシャル層（２５）の表面
は酸化膜（３２）で覆われ、酸化膜（３２）を部分的に
開孔したコンタクトホールを介してカソード電極（３
３）がＮ+型拡散領域（３１）にコンタクトする。ま
た、分離領域（２６）をホトダイオード（２１）のアノ
ード側低抵抗取り出し領域として、アノード電極（３
４）が分離領域（２６）の表面にコンタクトする。
【００１２】ＮＰＮトランジスタ（２２）部の第１と第
２のエピタキシャル層（２４）（２５）の境界部には、
Ｎ+型の埋め込み層（３５）が埋め込まれている。埋め
込み層（３５）上方の第２のエピタキシャル層（２５）
表面には、第２のエピタキシャル層（２５）の比抵抗を
増大しＮＰＮトランジスタ（２２）のコレクタとなるＮ
型のコレクタ領域（３６）が埋め込み層（３５）と連結
するように形成されている。コレクタ領域（３６）の表
面にはＮＰＮトランジスタ（２２）のＰ型のベース領域
（３７）、Ｎ+型のエミッタ領域（３８）、およびＮ+型
のコレクタコンタト領域（３９）を形成する。各拡散領
域上にはＡｌ電極（４０）がコンタクトし、酸化膜（３
２）上を延在する図示せぬＡｌ配線が各素子を連結する
ことにより、ホトダイオード（２１）が光信号入力部
を、ＮＰＮトランジスタ（２２）が他の素子と共に信号
処理回路を構成する。
２のエピタキシャル層（２４）（２５）の境界部には、
Ｎ+型の埋め込み層（３５）が埋め込まれている。埋め
込み層（３５）上方の第２のエピタキシャル層（２５）
表面には、第２のエピタキシャル層（２５）の比抵抗を
増大しＮＰＮトランジスタ（２２）のコレクタとなるＮ
型のコレクタ領域（３６）が埋め込み層（３５）と連結
するように形成されている。コレクタ領域（３６）の表
面にはＮＰＮトランジスタ（２２）のＰ型のベース領域
（３７）、Ｎ+型のエミッタ領域（３８）、およびＮ+型
のコレクタコンタト領域（３９）を形成する。各拡散領
域上にはＡｌ電極（４０）がコンタクトし、酸化膜（３
２）上を延在する図示せぬＡｌ配線が各素子を連結する
ことにより、ホトダイオード（２１）が光信号入力部
を、ＮＰＮトランジスタ（２２）が他の素子と共に信号
処理回路を構成する。
【００１３】斯る構造におけるホトダイオード（２１）
は、カソード電極（３３）に＋５Ｖの如きＶcc電位を、
アノード電極（３４）にＧＮＤ電位を印加した逆バイア
ス状態で動作させる。第１と第２のエピタキシャル層
（２４）（２５）をＰ型高比抵抗層としたので、上記逆
バイアスを与えるとＮ+カソード領域（３１）と第２の
エピタキシャル層（２５）との接合面から空乏層が第１
と第２のエピタキシャル層（２４）（２５）内に大きく
拡がり、その厚みは第１と第２のエピタキシャル層（２
４）（２５）の厚みの和に等しい程度の厚み（２０〜３
０μ）に達する。
は、カソード電極（３３）に＋５Ｖの如きＶcc電位を、
アノード電極（３４）にＧＮＤ電位を印加した逆バイア
ス状態で動作させる。第１と第２のエピタキシャル層
（２４）（２５）をＰ型高比抵抗層としたので、上記逆
バイアスを与えるとＮ+カソード領域（３１）と第２の
エピタキシャル層（２５）との接合面から空乏層が第１
と第２のエピタキシャル層（２４）（２５）内に大きく
拡がり、その厚みは第１と第２のエピタキシャル層（２
４）（２５）の厚みの和に等しい程度の厚み（２０〜３
０μ）に達する。
【００１４】ホトダイオード（２１）部に波長８００ｎ
ｍの如き光入射があると、入射光はシリコン表面から２
０μ以上の深さまで達する。この入射光により光生成キ
ャリアが発生し、キャリアの移動によって光電流とな
る。前記光生成キャリアの発生は、空乏層内で発生する
空乏層内生成キャリアと空乏層外で発生する空乏層外生
成キャリアとに大別される。空乏層内生成キャリアは電
界に引かれることによって瞬時に移動できるが、空乏層
外生成キャリアは移動が拡散によるため応答が鈍くな
る。本願の構成によれば、第１と第２のエピタキシャル
層（２４）（２５）全体に拡がる厚い空乏層で入射光を
受けるので、その殆どを空乏層内生成キャリアに変換で
き、ホトダイオード（２１）の高速応答を可能にでき
る。尚、Ｎ+カソード領域（３１）をエミッタ拡散によ
る高濃度で浅い（０．３〜１．０μ）領域で形成したの
で、カソード領域（３１）での空乏層外生成キャリアの
発生量は少い。しかも、高濃度であることからカソード
領域（３１）で発生した光生成キャリアは即消滅し、ま
たは極めて短時間でカソード電極（３１）に達すること
ができる。よって拡散移動による遅延電流は極めて小さ
い。
ｍの如き光入射があると、入射光はシリコン表面から２
０μ以上の深さまで達する。この入射光により光生成キ
ャリアが発生し、キャリアの移動によって光電流とな
る。前記光生成キャリアの発生は、空乏層内で発生する
空乏層内生成キャリアと空乏層外で発生する空乏層外生
成キャリアとに大別される。空乏層内生成キャリアは電
界に引かれることによって瞬時に移動できるが、空乏層
外生成キャリアは移動が拡散によるため応答が鈍くな
る。本願の構成によれば、第１と第２のエピタキシャル
層（２４）（２５）全体に拡がる厚い空乏層で入射光を
受けるので、その殆どを空乏層内生成キャリアに変換で
き、ホトダイオード（２１）の高速応答を可能にでき
る。尚、Ｎ+カソード領域（３１）をエミッタ拡散によ
る高濃度で浅い（０．３〜１．０μ）領域で形成したの
で、カソード領域（３１）での空乏層外生成キャリアの
発生量は少い。しかも、高濃度であることからカソード
領域（３１）で発生した光生成キャリアは即消滅し、ま
たは極めて短時間でカソード電極（３１）に達すること
ができる。よって拡散移動による遅延電流は極めて小さ
い。
【００１５】さらに、Ｐ+分離領域（２６）をアノード
取出しとし、その分離領域（２６）が基板（２３）深部
にまで拡散形成されているので、アノード取出し抵抗が
小さい。一方のＮＰＮトランジスタ（２２）は、第２の
エピタキシャル層（２５）に形成したコレクタ領域（３
６）によってコレクタに適した不純物濃度に設定できる
ので、トランジスタ特性を満足させることができる。し
かも２段エピタキシャルを用いることにより第２のエピ
タキシャル層（２５）のみをＮ型反転させれば済むの
で、拡散熱処理時間が極端に長くならずに済む。
取出しとし、その分離領域（２６）が基板（２３）深部
にまで拡散形成されているので、アノード取出し抵抗が
小さい。一方のＮＰＮトランジスタ（２２）は、第２の
エピタキシャル層（２５）に形成したコレクタ領域（３
６）によってコレクタに適した不純物濃度に設定できる
ので、トランジスタ特性を満足させることができる。し
かも２段エピタキシャルを用いることにより第２のエピ
タキシャル層（２５）のみをＮ型反転させれば済むの
で、拡散熱処理時間が極端に長くならずに済む。
【００１６】従って本発明構造によれば、高速のホトダ
イオード（２１）とＮＰＮトランジスタ（２２）とを一
体化共存することができるものである。図１の構造は、
以下のプロセスによって製造することができる。図２
（ａ）を参照して、比抵抗が４０〜６０Ω・ｃｍのＰ型
シリコン単結晶基板（２３）を用意する。後述する別の
実施例を実施する場合は、この段階で全面又は選択的に
リン（Ｐ）をイオン注入しておく。
イオード（２１）とＮＰＮトランジスタ（２２）とを一
体化共存することができるものである。図１の構造は、
以下のプロセスによって製造することができる。図２
（ａ）を参照して、比抵抗が４０〜６０Ω・ｃｍのＰ型
シリコン単結晶基板（２３）を用意する。後述する別の
実施例を実施する場合は、この段階で全面又は選択的に
リン（Ｐ）をイオン注入しておく。
【００１７】図２（ｂ）を参照して、基板（２３）表面
を熱酸化して酸化膜を形成し、この酸化膜をホトエッチ
ングする。ホトエッチングした酸化膜をマスクとして分
離領域（２６）の第１の分離領域（２７）を形成するた
めのボロン（Ｂ）を選択拡散する。図３（ａ）を参照し
て、前記酸化膜を除去して基板（２３）表面を清浄した
後、基板（２３）上に第１のエピタキシャル層（２４）
を形成する。第１のエピタキシャル層（２４）は、基板
（２３）を装置のサセプタ上に設置し、ランプ又は高周
波加熱によって基板（２３）を１１４０℃程度に加熱
し、反応管内にＳｉＨ 2Ｃｌ2ガスとＨ2ガスを一定流量
導入することにより、ノンドープで１５〜２０μの厚み
に形成する。エピタキシャル層をノンドープ成長させる
と、その工程中、エピタキシャル層は基板（２３）や第
１の分離領域（２７）、またはウェハの裏面から雰囲気
中に飛散したボロン（Ｂ）の供給を受け、シリコン原子
とボロン原子が結合しながら成長する。その結果、エピ
タキシャル層はイントリシックに極めて近いＰ型層とな
り、Ｎ型反転することはまずあり得ない。電気的特性は
完全にＰ型である。比抵抗は全工程が終了した時点で２
００〜１５００Ω・ｃｍとなる。
を熱酸化して酸化膜を形成し、この酸化膜をホトエッチ
ングする。ホトエッチングした酸化膜をマスクとして分
離領域（２６）の第１の分離領域（２７）を形成するた
めのボロン（Ｂ）を選択拡散する。図３（ａ）を参照し
て、前記酸化膜を除去して基板（２３）表面を清浄した
後、基板（２３）上に第１のエピタキシャル層（２４）
を形成する。第１のエピタキシャル層（２４）は、基板
（２３）を装置のサセプタ上に設置し、ランプ又は高周
波加熱によって基板（２３）を１１４０℃程度に加熱
し、反応管内にＳｉＨ 2Ｃｌ2ガスとＨ2ガスを一定流量
導入することにより、ノンドープで１５〜２０μの厚み
に形成する。エピタキシャル層をノンドープ成長させる
と、その工程中、エピタキシャル層は基板（２３）や第
１の分離領域（２７）、またはウェハの裏面から雰囲気
中に飛散したボロン（Ｂ）の供給を受け、シリコン原子
とボロン原子が結合しながら成長する。その結果、エピ
タキシャル層はイントリシックに極めて近いＰ型層とな
り、Ｎ型反転することはまずあり得ない。電気的特性は
完全にＰ型である。比抵抗は全工程が終了した時点で２
００〜１５００Ω・ｃｍとなる。
【００１８】図３（ｂ）を参照して、第１のエピタキシ
ャル層（２４）表面を熱酸化して酸化膜を形成し、この
酸化膜をパターニングして選択マスクを形成し、ＮＰＮ
トランジスタ（２２）のＮ+型埋め込み層（３５）を形
成するアンチモンを拡散する。この熱処理で第１の分離
領域（２７）も少し拡散される。図４を参照して、選択
マスクを変更し、分離領域（２６）の第２の分離領域
（２８）を形成するボロン（Ｂ）を拡散する。そして酸
化膜付けを行いながら基板（２３）全体に熱処理を与
え、第１と第２の分離領域（２７）（２８）を拡散する
ことにより両者を連結する。本工程で第１の分離領域
（２７）は８〜１０μ、第２の分離領域（２８）は６〜
８μ拡散される。
ャル層（２４）表面を熱酸化して酸化膜を形成し、この
酸化膜をパターニングして選択マスクを形成し、ＮＰＮ
トランジスタ（２２）のＮ+型埋め込み層（３５）を形
成するアンチモンを拡散する。この熱処理で第１の分離
領域（２７）も少し拡散される。図４を参照して、選択
マスクを変更し、分離領域（２６）の第２の分離領域
（２８）を形成するボロン（Ｂ）を拡散する。そして酸
化膜付けを行いながら基板（２３）全体に熱処理を与
え、第１と第２の分離領域（２７）（２８）を拡散する
ことにより両者を連結する。本工程で第１の分離領域
（２７）は８〜１０μ、第２の分離領域（２８）は６〜
８μ拡散される。
【００１９】図５を参照して、選択拡散に用いた酸化膜
を全面除去した後、第１のエピタキシャル層（２４）の
上に再びノンドープの第２のエピタキシャル層（２５）
を４〜６μの厚みに形成する。図６を参照して、第２の
エピタキシャル層（２５）の表面を熱酸化して酸化膜を
形成し、酸化膜の上からレジストマスクにより選択的に
リン（Ｐ）をイオン注入してＮＰＮトランジスタ（２
２）のコレクタ領域（３６）を形成する。このイオン注
入はドーズ量５×１０12ｃｍ-2、加速電圧８０ｋｅＶ程
度で行う。
を全面除去した後、第１のエピタキシャル層（２４）の
上に再びノンドープの第２のエピタキシャル層（２５）
を４〜６μの厚みに形成する。図６を参照して、第２の
エピタキシャル層（２５）の表面を熱酸化して酸化膜を
形成し、酸化膜の上からレジストマスクにより選択的に
リン（Ｐ）をイオン注入してＮＰＮトランジスタ（２
２）のコレクタ領域（３６）を形成する。このイオン注
入はドーズ量５×１０12ｃｍ-2、加速電圧８０ｋｅＶ程
度で行う。
【００２０】図７を参照して、基板（２３）全体に１１
００〜１２００℃、２〜３時間の熱処理を加えることに
より前記コレクタ領域（３６）を３〜５μの深さに拡散
する。この工程で第１と第２の分離領域（２７）（２
８）も夫々上下方向に拡散され、コレクタ領域（３６）
はＮ+埋め込み層（３５）に達する。図８を参照して、
第２のエピタキシャル層（２５）表面の酸化膜をパター
ニングして選択マスクを形成し、ボロン（Ｂ）を熱拡散
することにより第３の分離領域（２９）を２〜３μの深
さに形成する。この工程で第１〜第３の分離領域（２
７）（２８）（２９）が連結して分離領域（２６）を形
成し、第１と第２のエピタキシャル層（２４）（２５）
を島状に電気的に分離する。
００〜１２００℃、２〜３時間の熱処理を加えることに
より前記コレクタ領域（３６）を３〜５μの深さに拡散
する。この工程で第１と第２の分離領域（２７）（２
８）も夫々上下方向に拡散され、コレクタ領域（３６）
はＮ+埋め込み層（３５）に達する。図８を参照して、
第２のエピタキシャル層（２５）表面の酸化膜をパター
ニングして選択マスクを形成し、ボロン（Ｂ）を熱拡散
することにより第３の分離領域（２９）を２〜３μの深
さに形成する。この工程で第１〜第３の分離領域（２
７）（２８）（２９）が連結して分離領域（２６）を形
成し、第１と第２のエピタキシャル層（２４）（２５）
を島状に電気的に分離する。
【００２１】図９を参照して、第２のエピタキシャル層
（２５）の表面からボロン（Ｂ）を選択的にイオン注入
する。そしてイオン注入したボロンを熱拡散してＮＰＮ
トランジスタ（２２）のベース領域（３７）を形成す
る。続いて、第２のエピタキシャル層（２５）の表面に
リン（Ｐ）を選択的に熱拡散して、ＮＰＮトランジスタ
（２２）のＮ+型エミッタ領域（３８）とコレクタコン
タクト領域（３９）、およびホトダイオード（２１）の
Ｎ+型カソード領域（３１）を同時形成する。その後、
Ａｌの堆積とパターニングによって各領域上にＡｌ電極
を形成することにより、図１の構造を得る。
（２５）の表面からボロン（Ｂ）を選択的にイオン注入
する。そしてイオン注入したボロンを熱拡散してＮＰＮ
トランジスタ（２２）のベース領域（３７）を形成す
る。続いて、第２のエピタキシャル層（２５）の表面に
リン（Ｐ）を選択的に熱拡散して、ＮＰＮトランジスタ
（２２）のＮ+型エミッタ領域（３８）とコレクタコン
タクト領域（３９）、およびホトダイオード（２１）の
Ｎ+型カソード領域（３１）を同時形成する。その後、
Ａｌの堆積とパターニングによって各領域上にＡｌ電極
を形成することにより、図１の構造を得る。
【００２２】以上本発明の製造方法によれば、ノンドー
プで形成することにより、高比抵抗のＰ型層を容易に得
ることができる。しかも、通常のバイポーラＩＣで用い
るＮ型エピタキシャル用装置を用いて不純物の供給を停
止するだけで実施できるので、比抵抗の制御が容易であ
り、装置内部をＰ型不純物で汚染することもない。本願
の構造、製造方法においても、従来例と同様に基板（２
３）のボロン（Ｂ）が熱拡散によって上方へはい上がり
空乏層の拡大を抑えるＰ型層（オートドープ層）を形成
することが考えられる。しかしながら、Ｐ型層にＰ型層
が重畳するよりはノンドープ層にＰ型層が重畳する方が
不純物濃度が高くならずに済むので、空乏層の抑制は小
さくなる。基板（２３）として４０〜６０Ω・ｃｍの比
較的低不純物濃度の基板（２３）を用いると、不純物濃
度が小さいので前記はい上る量を一層小さくでき、空乏
層が拡大する高比抵抗領域を基板（２３）表面近くまで
拡大できる。基板（２３）を高比抵抗にしたこと、およ
びオートドープ層の形成を抑制したことによるアノード
取り出し抵抗の増大は、Ｐ+分離領域（２６）を基板
（２３）に達するように形成することでこれを回避して
いる。
プで形成することにより、高比抵抗のＰ型層を容易に得
ることができる。しかも、通常のバイポーラＩＣで用い
るＮ型エピタキシャル用装置を用いて不純物の供給を停
止するだけで実施できるので、比抵抗の制御が容易であ
り、装置内部をＰ型不純物で汚染することもない。本願
の構造、製造方法においても、従来例と同様に基板（２
３）のボロン（Ｂ）が熱拡散によって上方へはい上がり
空乏層の拡大を抑えるＰ型層（オートドープ層）を形成
することが考えられる。しかしながら、Ｐ型層にＰ型層
が重畳するよりはノンドープ層にＰ型層が重畳する方が
不純物濃度が高くならずに済むので、空乏層の抑制は小
さくなる。基板（２３）として４０〜６０Ω・ｃｍの比
較的低不純物濃度の基板（２３）を用いると、不純物濃
度が小さいので前記はい上る量を一層小さくでき、空乏
層が拡大する高比抵抗領域を基板（２３）表面近くまで
拡大できる。基板（２３）を高比抵抗にしたこと、およ
びオートドープ層の形成を抑制したことによるアノード
取り出し抵抗の増大は、Ｐ+分離領域（２６）を基板
（２３）に達するように形成することでこれを回避して
いる。
【００２３】他の実施例として、ホトダイオード（２
１）下の基板（２３）表面に基板（２３）の不純物濃度
を相殺させるためのＮ型不純物をイオン注入しておく
と、基板（２３）表面も高比抵抗層となるので空乏層の
幅を一層拡大できる。この不純物はホトダイオード（２
１）部に選択的にイオン注入するか、又は基板（２３）
全面に導入しても良い。但し、Ｐ+分離領域（２６）を
ホトダイオード（２１）のアノード取出しとしているの
で、取出し抵抗の増大を避ける為に前記不純物の拡散深
さは分離領域（２６）の第１の分離領域（２７）の拡散
深さを超えてはならない。具体的には、１〜５×１０11
程度のリン（Ｐ）がイオン注入され、各熱処理で拡散さ
れることにより基板（２３）表面の不純物濃度を４０〜
６０Ω・ｃｍから２００Ω・ｃｍ以上に増大し、その領
域が２〜１０μの深さに形成される。尚、第１の分離領
域（２７）の拡散深さは７〜１５μである。また、相殺
不純物は第１のエピタキシャル層（２４）側へも拡散さ
れるので、基板（２３）から上へはい上るＰ型層を相殺
する効果もある。
１）下の基板（２３）表面に基板（２３）の不純物濃度
を相殺させるためのＮ型不純物をイオン注入しておく
と、基板（２３）表面も高比抵抗層となるので空乏層の
幅を一層拡大できる。この不純物はホトダイオード（２
１）部に選択的にイオン注入するか、又は基板（２３）
全面に導入しても良い。但し、Ｐ+分離領域（２６）を
ホトダイオード（２１）のアノード取出しとしているの
で、取出し抵抗の増大を避ける為に前記不純物の拡散深
さは分離領域（２６）の第１の分離領域（２７）の拡散
深さを超えてはならない。具体的には、１〜５×１０11
程度のリン（Ｐ）がイオン注入され、各熱処理で拡散さ
れることにより基板（２３）表面の不純物濃度を４０〜
６０Ω・ｃｍから２００Ω・ｃｍ以上に増大し、その領
域が２〜１０μの深さに形成される。尚、第１の分離領
域（２７）の拡散深さは７〜１５μである。また、相殺
不純物は第１のエピタキシャル層（２４）側へも拡散さ
れるので、基板（２３）から上へはい上るＰ型層を相殺
する効果もある。
【００２４】
【発明の効果】以上に説明した通り、本発明によれば高
比抵抗の第１と第２のエピタキシャル層（２４）（２
５）を積層することによって極めて厚い空乏層が得ら
れ、ＮＰＮトランジスタ（２１）はＮ型コレクタ領域
（３６）を形成することにより不純物濃度を増大するの
で、高速のホトダイオード（２１）とＮＰＮトランジス
タ（２２）とを共存できる利点を有する。
比抵抗の第１と第２のエピタキシャル層（２４）（２
５）を積層することによって極めて厚い空乏層が得ら
れ、ＮＰＮトランジスタ（２１）はＮ型コレクタ領域
（３６）を形成することにより不純物濃度を増大するの
で、高速のホトダイオード（２１）とＮＰＮトランジス
タ（２２）とを共存できる利点を有する。
【００２５】しかも、第１と第２のエピタキシャル層
（２４）（２５）をノンドープで形成することにより、
高比抵抗のＰ型層が簡単に得られるという利点を有す
る。特に高比抵抗のＮ型層を形成する場合に比べ、基板
（２３）からのオートドープ等によるＰ型層を更にＮ型
反転させる必要が無いので、不純物濃度の制御性が簡便
であることは明らかである。また、Ｎ型エピ成形用の製
造装置を用いて、不純物ガスの供給を停止するだけで実
施できるので、実施が簡便であり、装置をＰ型不純物で
汚染することもない。
（２４）（２５）をノンドープで形成することにより、
高比抵抗のＰ型層が簡単に得られるという利点を有す
る。特に高比抵抗のＮ型層を形成する場合に比べ、基板
（２３）からのオートドープ等によるＰ型層を更にＮ型
反転させる必要が無いので、不純物濃度の制御性が簡便
であることは明らかである。また、Ｎ型エピ成形用の製
造装置を用いて、不純物ガスの供給を停止するだけで実
施できるので、実施が簡便であり、装置をＰ型不純物で
汚染することもない。
【００２６】さらに、基板（２３）として４０〜６０Ω
・ｃｍの比較的高比抵抗の基板（２３）を用いることに
よって、オートドープによるＰ型層の形成を抑制でき、
高比抵抗層を厚く残すことができる利点を有する。さら
に、基板（２３）表面に相殺不純物をイオン注入してお
くことにより、上記Ｐ型層の形成を一層抑制できる他、
基板（２３）表面部をも空乏層が拡がる高比抵抗層に形
成できる利点をも有する。
・ｃｍの比較的高比抵抗の基板（２３）を用いることに
よって、オートドープによるＰ型層の形成を抑制でき、
高比抵抗層を厚く残すことができる利点を有する。さら
に、基板（２３）表面に相殺不純物をイオン注入してお
くことにより、上記Ｐ型層の形成を一層抑制できる他、
基板（２３）表面部をも空乏層が拡がる高比抵抗層に形
成できる利点をも有する。
【図１】本発明の光半導体装置を説明するための断面図
である。
である。
【図２】図１の製造方法を説明する第１の図面である。
【図３】図１の製造方法を説明する第２の図面である。
【図４】図１の製造方法を説明する第３の図面である。
【図５】図１の製造方法を説明する第４の図面である。
【図６】図１の製造方法を説明する第５の図面である。
【図７】図１の製造方法を説明する第６の図面である。
【図８】図１の製造方法を説明する第７の図面である。
【図９】図１の製造方法を説明する第８の図面である。
【図１０】従来例を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 31/10
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記基板の上に形成した少くとも２００Ω・ｃｍ以上の
高比抵抗を有する一導電型の第１のエピタキシャル層
と、 前記第１のエピタキシャル層の上に形成した少くとも２
００Ω・ｃｍ以上の高比抵抗を有する一導電型の第２の
エピタキシャル層と、 前記第２のエピタキシャル層の表面から前記基板に達す
る一導電型の分離領域と、 前記分離領域で分離された複数の島領域と、 前記島領域の第１と第２のエピタキシャル層の境界に埋
め込んだ逆導電型の埋め込み層と、 前記島領域の第２のエピタキシャル層の表面に形成した
逆導電型のコレクタ領域と、 前記コレクタ領域の表面に形成した一導電型のベース領
域と、 前記ベース領域の表面に形成した逆導電型のエミッタ領
域と、 別の島領域の表面に形成した、ホトダイオードの逆導電
型のカソード領域とを具備することを特徴とする光半導
体装置。 - 【請求項２】 一導電型半導体基板の上に第１のエピタ
キシャル層をノンドープで形成する工程と、 前記第１のエピタキシャル層の上に第２のエピタキシャ
ル層をノンドープで形成する工程と、 前記第２のエピタキシャル層の表面にバイポーラトラン
ジスタの逆導電型のコレクタ領域を形成する工程と、 前記コレクタ領域の表面にバイポーラトランジスタの一
導電型のベース領域を形成する工程と、 前記ベース領域の表面にバイポーラトランジスタの逆導
電型のエミッタ領域を形成し、同時に前記第２のエピタ
キシャル層の表面にホトダイオードのカソード領域を形
成する工程とを具備することを特徴とする光半導体装置
の製造方法。 - 【請求項３】 前記半導体基板は比抵抗が４０〜６０Ω
・ｃｍであることを特徴とする請求項２記載の光半導体
装置の製造方法。 - 【請求項４】 前記ホトダイオード部の基板表面に前記
基板の不純物を相殺する逆導電型の不純物を導入したこ
とを特徴とする請求項１記載の光半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167545A JP2793085B2 (ja) | 1992-06-25 | 1992-06-25 | 光半導体装置とその製造方法 |
| KR1019930011582A KR100208643B1 (ko) | 1992-06-25 | 1993-06-24 | 광 반도체 장치 및 그 제조 방법 |
| DE69313365T DE69313365T2 (de) | 1992-06-25 | 1993-06-24 | Optische Halbleitervorrichtung und ihr Herstellungsverfahren |
| EP93110117A EP0576009B1 (en) | 1992-06-25 | 1993-06-24 | Optical semiconductor device and fabrication method therefor |
| US08/083,409 US5418396A (en) | 1992-06-25 | 1993-06-25 | Optical semiconductor device and fabrication method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167545A JP2793085B2 (ja) | 1992-06-25 | 1992-06-25 | 光半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613643A JPH0613643A (ja) | 1994-01-21 |
| JP2793085B2 true JP2793085B2 (ja) | 1998-09-03 |
Family
ID=15851704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167545A Expired - Fee Related JP2793085B2 (ja) | 1992-06-25 | 1992-06-25 | 光半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5418396A (ja) |
| EP (1) | EP0576009B1 (ja) |
| JP (1) | JP2793085B2 (ja) |
| KR (1) | KR100208643B1 (ja) |
| DE (1) | DE69313365T2 (ja) |
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