JP4940511B2

JP4940511B2 - 半導体装置およびその製造方法

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Publication number: JP4940511B2
Application number: JP2001204577A
Authority: JP
Inventors: 千広荒井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-07-05
Filing date: 2001-07-05
Publication date: 2012-05-30
Anticipated expiration: 2021-07-05
Also published as: JP2003023142A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にフォトダイオードと半導体集積回路とが同一基板に形成された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
フォトディテクターＩＣ半導体装置は、フォトディテクター素子であるフォトダイオードと、バイポーラ集積回路やＭＯＳ（Metal Oxide Semiconductor）集積回路などの半導体集積回路とが、同一基板に形成された半導体装置である。
【０００３】
このようなフォトダイオードと半導体集積回路とを備えた半導体装置では、入射光がフォトダイオードによって電流に変換され、この電流がさらに電圧に変換されることによって、マトリックス回路などの信号処理が行われる。
【０００４】
図４はフォトダイオードと半導体集積回路とを備える従来の半導体装置の概略の断面図である。
半導体装置１００は、フォトダイオード１０１と、半導体集積回路が形成された回路領域１０２，１０３とから構成されている。
【０００５】
フォトダイオード１０１においては、Ｐ型で高不純物濃度の半導体基板である高濃度Ｐ型シリコン基板１０４上に、Ｐ型であって高濃度Ｐ型シリコン基板１０４よりも低不純物濃度の半導体層である低濃度Ｐ型エピタキシャル層１０５が形成されていて、高濃度Ｐ型シリコン基板１０４と低濃度Ｐ型エピタキシャル層１０５とでフォトダイオード１０１のアノードが構成されている。さらに、低濃度Ｐ型エピタキシャル層１０５上には、Ｎ型の半導体層であるＮ型エピタキシャル層１０６、およびフォトダイオード１０１で生成された電荷を取り出す電荷取り出し領域であるＮ型カソード取り出し領域１０７が順次形成されていて、このＮ型エピタキシャル層１０６とＮ型カソード取り出し領域１０７とにより、フォトダイオード１０１のカソードが構成されている。
【０００６】
また、低濃度Ｐ型エピタキシャル層１０５の内部には、Ｐ型の半導体領域であるＰ型ウェル領域１０８が形成されており、このＰ型ウェル領域１０８上に、例えば、図４に示すように、ＮＰＮバイポーラトランジスタ１０９など、信号処理を行う半導体集積回路が形成される。ＮＰＮバイポーラトランジスタ１０９では、ＬＯＣＯＳ(Local Oxidation Of Silicon)法によってシリコン酸化膜が形成された領域であるＬＯＣＯＳ領域１１０、Ｐ型の素子分離領域であるＰ型素子分離領域１１１およびＰ型ウェル領域１０８によってＰＮ接合が分離されている。
【０００７】
上記の構成の半導体装置１００において、フォトダイオード１０１のＰＮ接合は、Ｎ型エピタキシャル層１０６と低濃度Ｐ型エピタキシャル層１０５との間に形成され、このＰＮ接合近傍が空乏化されて空乏層が形成される。
【０００８】
フォトダイオード１０１では、入射した光子が低濃度Ｐ型エピタキシャル層１０５に吸収されると、電子正孔対が発生する。入射した光信号の電流への変換は、この発生した電子または正孔である電荷が、空乏層に到達することにより行われる。したがって、フォトダイオード１０１の高性能化のためには、電子または正孔が空乏層に到達しやすくする、すなわち、その空乏層の幅を極力広げることが、受光感度向上、周波数特性向上のために望ましい。空乏層の幅を広げるためには、ＰＮ接合の低濃度Ｐ型エピタキシャル層１０５の不純物濃度を極力低くすればよい。
【０００９】
従来の半導体装置１００においても、近年のフォトダイオード１０１の高性能化に伴い、低濃度Ｐ型エピタキシャル層１０５を、より低濃度化することが望まれていた。
【００１０】
【発明が解決しようとする課題】
しかし、エピタキシャル層を成膜する場合、添加する不純物としては、Ｐ型にはホウ素、Ｎ型にはリンが現在一般的に用いられているが、これらの不純物を用いたエピタキシャル層の成膜においては、Ｐ型エピタキシャル層よりもＮ型エピタキシャル層の方が低濃度化しやすい。そのため、図４に示した、低濃度Ｐ型エピタキシャル層１０５を用いる従来のフォトダイオード１０１では、その不純物濃度の低濃度化には限界があるという問題点があった。
【００１１】
また、信号処理を行う回路領域１０２，１０３は、Ｐ型ウェル領域１０８上に形成されるが、このＰ型ウェル領域１０８は、ＮＰＮバイポーラトランジスタ１０９のＰＮ接合の素子分離として機能する一方、フォトダイオード１０１のアノードを形成する低濃度Ｐ型エピタキシャル層１０５および高濃度Ｐ型シリコン基板１０４と同じ導電型であり、電気的にショートされた状態にある。そのため、基板電流やノイズなどが回路領域１０２，１０３に形成されている半導体集積回路に影響を及ぼすことによる、フォトダイオード１０１と半導体集積回路との間の電気的干渉が発生する場合があるという問題点があった。
【００１２】
さらに、この電気的干渉は、半導体装置１００に信号処理を行う複数の半導体集積回路が形成されている場合には、低濃度Ｐ型エピタキシャル層１０５、高濃度Ｐ型シリコン基板１０４を介して、半導体集積回路間でも起こる場合がある。
【００１３】
本発明はこのような点に鑑みてなされたものであり、高性能のフォトダイオードと、このフォトダイオードと電気的に分離された半導体集積回路とを有する半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の一観点によれば、フォトダイオードと半導体集積回路とが同一基板に形成された半導体装置において、第１濃度のＮ型不純物を含むＮ型半導体基板と、前記Ｎ型半導体基板上に形成され、前記第１濃度よりも低濃度のＮ型不純物を含む第１のＮ型半導体層と、前記第１のＮ型半導体層の第１領域の表面から内部に形成され、Ｐ型不純物を含むＰ型ウェル領域と、前記Ｐ型ウェル領域内に形成され、Ｎ型不純物を含むＮ型コレクタ埋め込み層と、前記第１のＮ型半導体層、前記Ｐ型ウェル領域および前記Ｎ型コレクタ埋め込み層の上に形成され、前記第１濃度よりも低濃度のＮ型不純物を含む第２のＮ型半導体層と、前記第１のＮ型半導体層の第２領域上の前記第２のＮ型半導体層上に形成され、フォトダイオードで生成される電荷を取り出す、Ｐ型不純物を含むＰ型電荷取り出し領域と、前記第１のＮ型半導体層の前記第１領域上の前記第２のＮ型半導体層内に形成されたＮＰＮバイポーラトランジスタと、前記第２のＮ型半導体層の、前記Ｐ型電荷取り出し領域が形成された第１部分と前記ＮＰＮバイポーラトランジスタが形成された第２部分とを電気的に分離する、酸化膜と該酸化膜の下にあって前記Ｐ型ウェル領域に達するＰ型素子分離領域と、を有する半導体装置が提供される。また、本発明の一観点によれば、このような構成を有する半導体装置の製造方法が提供される。
【００１５】
上記構成によれば、Ｎ型半導体基板と、第１のＮ型半導体層と、第２のＮ型半導体層と、Ｐ型電荷取り出し領域とによって、半導体装置のフォトダイオードが形成される。これにより、フォトダイオードのＰＮ接合は第２のＮ型半導体層とＰ型電荷取り出し領域との間に形成され、このＰＮ接合近傍に形成される空乏層は、Ｐ型電荷取り出し領域から第２のＮ型半導体層および第１のＮ型半導体層の領域に広がり、幅の広い空乏層が形成される。
【００１６】
さらに、Ｐ型ウェル領域が、第１のＮ型半導体層の表面から内部に形成され、このＰ型ウェル領域の上にＮＰＮバイポーラトランジスタが形成される。すなわち、フォトダイオードを構成しているＮ型半導体基板とその上に形成された第１のＮ型半導体層とが共に、Ｐ型ウェル領域によって、ＮＰＮバイポーラトランジスタと隔てられている。これにより、半導体装置に形成されるフォトダイオードとＮＰＮバイポーラトランジスタとが電気的に分離される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態に係る半導体装置の概略の断面図である。
【００１８】
半導体装置１は、フォトダイオード２と、半導体集積回路が形成された回路領域３，４とから構成されている。
導電型がＮ型で高不純物濃度の半導体基板である高濃度Ｎ型シリコン基板５上には、Ｎ型であって高濃度Ｎ型シリコン基板５よりも低不純物濃度の第１半導体層である第１低濃度Ｎ型エピタキシャル層６が形成されている。さらに、第１低濃度Ｎ型エピタキシャル層６上には、Ｎ型であって高濃度Ｎ型シリコン基板５よりも低不純物濃度の第２半導体層である第２低濃度Ｎ型エピタキシャル層７が形成されていて、これら高濃度Ｎ型シリコン基板５、第１低濃度Ｎ型エピタキシャル層６および第２低濃度Ｎ型エピタキシャル層７でフォトダイオード２のカソードが構成されている。第２低濃度Ｎ型エピタキシャル層７上には、フォトダイオード２で生成された電荷を取り出す電荷取り出し領域であるＰ型アノード取り出し領域８が形成されていて、フォトダイオード２のアノードを構成している。
【００１９】
また、第１低濃度Ｎ型エピタキシャル層６の表面から内部には、Ｐ型の不純物がイオン注入された半導体領域であるＰ型ウェル領域９が形成されており、このＰ型ウェル領域９上に、信号処理を行う半導体集積回路として、例えばＮＰＮバイポーラトランジスタ１０が形成される。Ｐ型ウェル領域９の上には、ＬＯＣＯＳ法によりシリコン酸化膜を形成した領域であるＬＯＣＯＳ領域１１、およびＰ型の素子分離領域であるＰ型素子分離領域１２が形成されている。ＮＰＮバイポーラトランジスタ１０では、ＬＯＣＯＳ領域１１、Ｐ型素子分離領域１２およびＰ型ウェル領域９によってＰＮ接合が分離されている。
【００２０】
上記の構成の半導体装置１において、フォトダイオード２のＰＮ接合は第２低濃度Ｎ型エピタキシャル層７とＰ型アノード取り出し領域８との間に形成されている。そして、第２低濃度Ｎ型エピタキシャル層７の下に形成されている第１低濃度Ｎ型エピタキシャル層６によって、フォトダイオード２のＰＮ接合近傍が容易に空乏化されるようになる。このＰＮ接合近傍に形成される空乏層は、Ｐ型アノード取り出し領域８から第２低濃度Ｎ型エピタキシャル層７および第１低濃度Ｎ型エピタキシャル層６に広がる。
【００２１】
半導体装置１のフォトダイオード２に光が入射すると、入射した光子が第２低濃度Ｎ型エピタキシャル層７あるいは第１低濃度Ｎ型エピタキシャル層６に吸収され、光子が有するエネルギーによって電子が励起され、電子正孔対が発生する。そして、この発生した電子または正孔である電荷が、フォトダイオード２のＰＮ接合近傍の空乏層に到達する。空乏層に到達した電荷のうち、電子は第２低濃度Ｎ型エピタキシャル層７、第１低濃度Ｎ型エピタキシャル層６および高濃度Ｎ型シリコン基板５へ移動し、正孔はＰ型アノード取り出し領域８へ移動することにより電流が流れるようになる。
【００２２】
このように、半導体装置１のフォトダイオード２に、半導体基板として高濃度Ｎ型シリコン基板５を用い、半導体層としてＮ型の第１低濃度Ｎ型エピタキシャル層６を用いることにより、導電型がＰ型の低濃度Ｐ型エピタキシャル層を半導体層として用いた場合に比べて、低濃度化が容易になる。さらに、電荷取り出し領域の導電型をＰ型に替えることにより、フォトダイオード２の空乏層の幅を、Ｐ型アノード取り出し領域８から第２低濃度Ｎ型エピタキシャル層７および第１低濃度Ｎ型エピタキシャル層６に広げることが可能となり、受光感度向上、周波数特性向上を実現できる。
【００２３】
また、フォトダイオード２のカソードを構成している高濃度Ｎ型シリコン基板５および第１低濃度Ｎ型エピタキシャル層６と、半導体集積回路の下に形成されているＰ型ウェル領域９とは、導電型が異なり、電気的に分離された状態で形成されているので、基板電流やノイズなどが回路領域３，４に形成されている半導体集積回路に影響を及ぼすなど、回路領域３，４とフォトダイオード２との間の電気的干渉を防止できる。
【００２４】
さらに、半導体装置１において、回路領域３側および回路領域４側にそれぞれ形成されているＰ型ウェル領域９同士は、Ｐ型ウェル領域９と導電型の異なる第１低濃度Ｎ型エピタキシャル層６および高濃度Ｎ型シリコン基板５によって電気的に分離されているので、回路領域３，４に形成されている半導体集積回路間の電気的干渉を防止できる。
【００２５】
次に、半導体装置１の製造方法について説明する。ここでは、半導体集積回路として、ＮＰＮバイポーラトランジスタ１０が回路領域３に形成された半導体装置１の製造方法について述べる。
【００２６】
図２および図３は製造工程における半導体装置の概略の断面図である。
半導体装置１の半導体基板としては、シリコン基板に、例えば濃度１×１０¹⁶ａｔｏｍｓ／ｃｍ³〜１×１０²²ａｔｏｍｓ／ｃｍ³、一般的には濃度１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³のリンなどのＮ型不純物を添加して形成した高濃度Ｎ型シリコン基板５を用いる。
【００２７】
この高濃度Ｎ型シリコン基板５に対して、図２に示すように、第１低濃度Ｎ型エピタキシャル層６を、エピタキシャル法により、例えば濃度１×１０¹¹ａｔｏｍｓ／ｃｍ³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ³、一般的には濃度１×１０¹²ａｔｏｍｓ／ｃｍ³〜１×１０¹⁴ａｔｏｍｓ／ｃｍ³のリンなどの不純物を添加して、膜厚５〜３０μｍ、一般的には膜厚１５μｍで堆積する。この第１低濃度Ｎ型エピタキシャル層６は、高濃度Ｎ型シリコン基板５の不純物濃度よりも低不純物濃度で形成する。
【００２８】
この第１低濃度Ｎ型エピタキシャル層６の表面から内部に、Ｐ型ウェル領域９を、例えばホウ素イオンを加速電圧４００ｋｅＶで濃度５×１０¹¹ａｔｏｍｓ／ｃｍ²の条件および加速電圧１ＭｅＶで濃度５×１０¹²ａｔｏｍｓ／ｃｍ²の条件でイオン注入して、回路領域３側および回路領域４側にそれぞれ形成する。
【００２９】
この回路領域３側のＰ型ウェル領域９には、半導体集積回路として、ＮＰＮバイポーラトランジスタ１０を形成する回路領域３に、図３に示すように、コレクタの埋め込み層としてＮ型コレクタ埋め込み層１０ａを形成する。
【００３０】
次いで、図３に示すように、第２低濃度Ｎ型エピタキシャル層７を、例えば濃度１×１０¹¹ａｔｏｍｓ／ｃｍ³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ³、一般的には濃度１×１０¹²ａｔｏｍｓ／ｃｍ³〜１×１０¹⁴ａｔｏｍｓ／ｃｍ³のリンなどの不純物を添加して、膜厚１μｍの条件で堆積する。この第２低濃度Ｎ型エピタキシャル層７は、高濃度Ｎ型シリコン基板５の不純物濃度よりも低不純物濃度で形成する。そして、この第２低濃度Ｎ型エピタキシャル層７上に、Ｐ型領域を形成してＰ型アノード取り出し領域８を形成する。
【００３１】
さらに、図３に示すように、素子分離のためのＬＯＣＯＳ領域１１を形成した後、Ｐ型素子分離領域１２を形成する。
これ以降は、従来公知の一般的な製造方法に従って、Ｐ型ウェル領域９の上層に、ＮＰＮバイポーラトランジスタ１０などの素子形成を行い、回路領域３に半導体集積回路を形成する。回路領域４にも半導体装置１の機能に必要な半導体集積回路を形成し、半導体装置１を製造する。
【００３２】
なお、上記の説明では、第１低濃度Ｎ型エピタキシャル層６上に、第２低濃度Ｎ型エピタキシャル層７を形成する構成としたが、第２低濃度Ｎ型エピタキシャル層７に替えてＰ型素子分離領域１２を第１低濃度Ｎ型エピタキシャル層６上に形成する構成としてもよい。その場合、ＰＮ接合はＰ型素子分離領域１２と第１低濃度Ｎ型エピタキシャル層６との間で形成される。これにより、第２低濃度Ｎ型エピタキシャル層７を無理に低濃度化する必要がなくなり、半導体装置１の構造を簡素化することができるとともに、製造の効率化を図ることができるようになる。
【００３３】
また、上記の説明では、半導体装置１の半導体基板として高濃度Ｎ型シリコン基板５を用いたが、高濃度Ｎ型シリコン基板５としては、Ｎ型シリコン基板に対してイオン注入、プレデポジション（Predeposition）、不純物を添加した酸化膜からの不純物拡散などの手法を用いて、Ｎ型シリコン基板の表面近傍を高不純物濃度としたものを用いてもよい。
【００３４】
また、以上の説明では、半導体基板、第１半導体層および第２半導体層の導電型をＮ型とし、電荷取り出し領域および半導体領域の導電型をＰ型として構成した場合について述べたが、逆に、半導体基板、第１半導体層および第２半導体層の導電型をＰ型とし、電荷取り出し領域および半導体領域の導電型をＮ型として構成することもできる。この場合も上記の説明と同様に、フォトダイオードのＰＮ接合が第２半導体層と電荷取り出し領域との間に形成され、このＰＮ接合近傍であって、電荷取り出し領域から第２半導体層および第１半導体層に広がる空乏層が形成される。さらに、半導体基板とその上に形成された第１半導体層とが共に、半導体領域によって、半導体集積回路と隔てられており、半導体装置に形成されるフォトダイオードと半導体集積回路とが電気的に分離される。
【００３５】
【発明の効果】
以上説明したように本発明では、第１導電型の半導体基板、第１半導体層、第２半導体層と、第２導電型の電荷取り出し領域とで半導体装置のフォトダイオードを構成し、さらに、第２導電型の半導体領域を第１半導体層の表面から内部に形成して、この半導体領域の上に半導体集積回路を形成するように構成にした。これにより、フォトダイオード空乏層が、電荷取り出し領域から第２半導体層および第１半導体層に広がる領域に形成されるので、高性能なフォトダイオードを有する半導体装置を製造できるようになる。
【００３６】
さらに、フォトダイオードを構成している第１導電型で形成された半導体基板と第１半導体層とが共に、第２導電型の半導体領域によって、半導体集積回路と隔てられているので、フォトダイオードと半導体集積回路との間の電気的干渉を防止できる。
【００３７】
また、半導体装置にフォトダイオードと複数の半導体集積回路とが形成されている場合には、半導体集積回路間の電気的干渉を防止できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の概略の断面図である。
【図２】製造工程における半導体装置の概略の断面図（その１）である。
【図３】製造工程における半導体装置の概略の断面図（その２）である。
【図４】フォトダイオードと半導体集積回路とを有する従来の半導体装置の概略の断面図である。
【符号の説明】
１……半導体装置、２……フォトダイオード、３，４……回路領域、５……高濃度Ｎ型シリコン基板、６……第１低濃度Ｎ型エピタキシャル層、７……第２低濃度Ｎ型エピタキシャル層、８……Ｐ型アノード取り出し領域、９……Ｐ型ウェル領域、１０……ＮＰＮバイポーラトランジスタ、１１……ＬＯＣＯＳ領域、１２……Ｐ型素子分離領域。

Claims

フォトダイオードと半導体集積回路とが同一基板に形成された半導体装置において、
第１濃度のＮ型不純物を含むＮ型半導体基板と、
前記Ｎ型半導体基板上に形成され、前記第１濃度よりも低濃度のＮ型不純物を含む第１のＮ型半導体層と、
前記第１のＮ型半導体層の第１領域の表面から内部に形成され、Ｐ型不純物を含むＰ型ウェル領域と、
前記Ｐ型ウェル領域内に形成され、Ｎ型不純物を含むＮ型コレクタ埋め込み層と、
前記第１のＮ型半導体層、前記Ｐ型ウェル領域および前記Ｎ型コレクタ埋め込み層の上に形成され、前記第１濃度よりも低濃度のＮ型不純物を含む第２のＮ型半導体層と、
前記第１のＮ型半導体層の第２領域上の前記第２のＮ型半導体層上に形成され、フォトダイオードで生成される電荷を取り出す、Ｐ型不純物を含むＰ型電荷取り出し領域と、
前記第１のＮ型半導体層の前記第１領域上の前記第２のＮ型半導体層内に形成されたＮＰＮバイポーラトランジスタと、
前記第２のＮ型半導体層の、前記Ｐ型電荷取り出し領域が形成された第１部分と前記ＮＰＮバイポーラトランジスタが形成された第２部分とを電気的に分離する、酸化膜と該酸化膜の下にあって前記Ｐ型ウェル領域に達するＰ型素子分離領域と、
を有することを特徴とする半導体装置。
前記Ｎ型半導体基板のＮ型不純物が１×１０¹⁶ａｔｏｍｓ／ｃｍ³以上１×１０²²ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請求項１記載の半導体装置。
前記第１のＮ型半導体層のＮ型不純物が１×１０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請求項１又は２に記載の半導体装置。
前記第２のＮ型半導体層のＮ型不純物が１×１０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記Ｎ型半導体基板は、表面近傍に前記第１濃度のＮ型不純物を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
フォトダイオードと半導体集積回路とが同一基板に形成された半導体装置の製造方法において、
第１濃度のＮ型不純物を含むＮ型半導体基板上に、前記第１濃度よりも低濃度のＮ型不純物を含む第１のＮ型半導体層を形成する工程と、
前記第１のＮ型半導体層の第１領域の表面から内部に、Ｐ型不純物を含むＰ型ウェル領域を形成する工程と、
前記Ｐ型ウェル領域内に、Ｎ型不純物を含むＮ型コレクタ埋め込み層を形成する工程と、
前記第１のＮ型半導体層、前記Ｐ型ウェル領域および前記Ｎ型コレクタ埋め込み層の上に、前記第１濃度よりも低濃度のＮ型不純物を含む第２のＮ型半導体層を形成する工程と、
前記第１のＮ型半導体層の第２領域上の前記第２のＮ型半導体層上に、フォトダイオードで生成される電荷を取り出す、Ｐ型不純物を含むＰ型電荷取り出し領域を形成する工程と、
前記第２のＮ型半導体層の、前記Ｐ型電荷取り出し領域が形成された第１部分とＮＰＮバイポーラトランジスタを形成する第２部分とを電気的に分離する、酸化膜と該酸化膜の下にあって前記Ｐ型ウェル領域に達するＰ型素子分離領域とを形成する工程と、
酸化膜および前記Ｐ型素子分離領域によって前記第１部分から電気的に分離された前記第２のＮ型半導体層内に前記ＮＰＮバイポーラトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記Ｎ型半導体基板のＮ型不純物が１×１０¹⁶ａｔｏｍｓ／ｃｍ³以上１×１０²²ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請求項６記載の半導体装置の製造方法。
前記第１のＮ型半導体層のＮ型不純物が１×１０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
前記第２のＮ型半導体層のＮ型不純物が１×１０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請求項６乃至８のいずれかに記載の半導体装置の製造方法。
前記Ｎ型半導体基板は、表面近傍に前記第１濃度のＮ型不純物を含むことを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。