CN117832315A - 一种cmos apd器件及其制备方法 - Google Patents

Abstract

本发明提供一种CMOS APD器件及其制备方法，该CMOS APD器件包括第一导电类型衬底、隔离环结构、有源区、第一导电类型掺杂区及第一导电类型接触区，其中，隔离环结构包括嵌于衬底上表层且间隔设置的第一隔离环及第二隔离环；有源区位于第二隔离环之间，包括位于衬底上表层的第一导电类型阱区及位于第一导电类型阱区上表面的第二导电类型掺杂层；掺杂区位于第一隔离环与第二隔离环之间且底面低于第一导电类型阱区，接触区位于掺杂区的上表层。本发明通过于第一隔离环和第二隔离环之间设置掺杂区，且掺杂区底面低于第一导电类型阱区的底面，并使掺杂区及第一导电类型阱区的掺杂浓度高于衬底，降低了温度对器件暗电流的影响。

Description

一种CMOS APD器件及其制备方法

技术领域

本发明属于半导体集成电路制造领域，涉及一种CMOS APD器件及其制备方法。

背景技术

雪崩光电二极管(Avalanche Photodiode，简称APD)是一种光电探测器，能够实现高灵敏度和高带宽。它具有通过利用雪崩击穿使耗尽层中的光信号吸收因此产生倍增的电子、空穴。互补金属氧化物半导体雪崩光电二极管(CMOS APD)的基本设计技术类似于普通PN结的基本设计技术，但在设计过程中采用新的设计技术，可有效降低器件的暗电流，提升光通信系统信噪比。工作在线性区的CMOS APD以其低电压、低成本的特点被广泛运用于物联网、光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)和蓝光光盘中。

对于CMOS APD器件的隔离工艺可以分为两种，一种是局部场氧化隔离工艺(LocalOxidation of Silicon，简称LOCOS)，它以氮化硅为掩膜实现了硅的选择氧化，在这种工艺中，除了形成有源晶体管的区域以外，在其它所有重掺杂硅区上均生长一层厚的氧化层，称为隔离或场氧化层，但是CMOS制程到了0.25μm，LOCOS的缺点就出现，第一个是因为乌嘴浪费空间，第二个是因为表面的形貌(Topography)的高度差太大，层间介质层(ILD)必须很厚，所以接触孔结构无法做小。另一种是浅沟槽隔离(Shallow Trench Isolation，简称STI)保护环技术，具有制程温度低、无鸟嘴效应、表面平坦化好等优点而成为互补金属氧化物半导体(CMOS)器件的主要隔离技术。这种设计技术已广泛应用在CMOS工艺制造的制造中，但是对于在APD的使用则存在对光电流的影响。

在由工作在线性模式下的CMOS APD器件所构成的高灵敏度传感器中，利用其光电效应和雪崩倍增效应实现光信号的探测和信号放大的器件。最近几年，针对CMOS APD器件的的研究工作主要集中在采用不同的APD结构设计技术来设计实现低暗电流的APD器件，以及大规模APD阵列及其信号处理电路研究。这两方面的努力都需要进一步优化CMOS APD器件设计技术及性能，进一步降低器件的暗电流。传统的APD器件设计技术均会在阴阳极两侧处加入浅槽隔离(STI)保护环优化，如图1所示，为CMOS APD器件的剖面结构示意图，所述CMOS APD器件包括衬底01、隔离环结构02、第一隔离环021、第一隔离沟槽0211、第一隔离层0212、第二隔离环022、第二隔离沟槽0221、第二隔离层0222、有源区03、第二导电类型阱区031及接触区04，忽略了光生电子载流子的飘移距离和STI保护环的合理运用及温度对暗电流的影响，因此并不能达到保证光电流被探测的同时保持低暗电流的效果。

因此，急需寻找一种能够保证光电流被探测到及降低温度对器件的暗电流影响的CMOS APD器件。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种CMOS APD器件及其制备方法，用于解决现有技术中CMOS APD器件的暗电流受温度影响高及光电流难以被探测到的问题。

为实现上述目的及其他相关目的，本发明提供了一种CMOS APD器件，包括：

第一导电类型衬底；

隔离环结构，包括第一隔离环及第二隔离环，所述第一隔离环与所述第二隔离环均嵌于所述衬底的上表层，所述第二隔离环与所述第一隔离环间隔预设距离；

有源区，位于所述第二隔离环之间，所述有源区包括第一导电类型阱区及第二导电类型掺杂层，所述第一导电类型阱区位于所述衬底的上表层，所述第二导电类型掺杂层位于所述第一导电类型阱区的上表层，且所述第二导电类型掺杂层的侧壁与所述第二隔离环的侧壁紧邻；

第一导电类型掺杂区，位于所述第一隔离环与所述第二隔离环之间，所述掺杂区的底面低于所述第一导电类型阱区的底面；

第一导电类型接触区，位于所述掺杂区的上表层。

可选地，所述衬底的掺杂浓度范围为9×10¹¹cm^-3～1.5×10¹²cm^-3。

可选地，所述第二隔离环的底面高于所述第一隔离环的底面。

可选地，所述第一隔离环包括第一沟槽及第一隔离层，所述第二隔离环包括第二沟槽及第二隔离层。

可选地，所述第一导电类型阱区的掺杂浓度范围为5×10¹⁴cm^-3～2×10¹⁵cm^-3，所述第一导电类型阱区的厚度范围为0.8μm～1.2μm，所述第二导电类型掺杂层的掺杂浓度范围为5×10¹⁸cm^-3～2×10¹⁹cm^-3，所述第二导电类型掺杂层的厚度范围为0.2μm～0.4μm。

可选地，所述掺杂区的厚度范围为3μm～4μm，所述掺杂区的掺杂浓度范围为5×10¹⁷cm^-3～2×10¹⁸cm^-3。

可选地，所述掺杂区的侧壁与所述第一导电类型阱区的侧壁间隔设置。

可选地，所述CMOS APD还包括与所述第二导电类型掺杂层电连接的阴极及与所述接触区电连接的阳极，所述第二导电类型掺杂层的上表面作为所述CMOS APD器件的光接收窗口。

可选地，所述阴极的材质包括石墨烯，所述阳极的材质包括石墨烯。

本发明还提供了一种CMOS APD器件的制备方法，包括以下步骤：

提供一第一导电类型衬底；

于所述衬底的上表层形成隔离环结构，所述隔离环结构包括第一隔离环及第二隔离环，所述第二隔离环与所述第一隔离环间隔预设距离，所述第二隔离环之间的区域作为有源区；

于所述有源区中依次形成第一导电类型阱区及第二导电类型掺杂层，所述第一导电类型阱区位于所述有源区的上表层，所述第二导电类型掺杂层位于所述第一导电类型阱区的上表层，且所述第二导电类型掺杂层的侧壁与所述第二隔离环的侧壁紧邻；

于所述第一隔离环与所述第二隔离环之间的所述衬底中形成第一导电类型掺杂区，所述掺杂区的底面低于所述第一导电类型阱区的底面；

于所述掺杂区的上表层形成第一导电类型接触区。

如上所述，本发明的CMOS APD器件及其制备方法通过设置所述第一导电类型阱区及所述第二导电类型掺杂层的掺杂浓度，即利用重掺杂的所述第二导电类型掺杂层降低了PN结的所述第二导电类型掺杂层侧的耗尽层的纵向宽度，同时利用所述第二隔离环的限制减小了耗尽层的横向宽度，使耗尽层的势垒较高且能带较陡，降低了载流子带间隧穿的几率，减少了扩散电流，继而降低了器件的暗电流；利用位于所述阳极下方，且深度较深的所述掺杂区用于吸收所述衬底的少子，减少所述有源区外围的所述衬底中扩散载流子进入耗尽层的数量，继而降低器件的暗电流，同时利用所述衬底与所述第一导电类型阱区的浓度差形成势垒，进一步降低了所述衬底中扩散载流子进入耗尽层的数量，继而降低了温度对器件暗电流的影响，具有高度产业利用价值。

附图说明

图1显示为CMOS APD器件的剖面结构示意图。

图2显示为本发明的CMOS APD器件的剖面结构示意图。

图3显示为本发明的CMOS APD器件的立体结构示意图。

图4显示为本发明的CMOS APD器件的制备方法的工艺流程图。

图5显示为本发明的CMOS APD器件的制备方法的衬底的剖面结构示意图。

图6显示为本发明的CMOS APD器件的制备方法的形成第一沟槽后的剖面结构示意图。

图7显示为本发明的CMOS APD器件的制备方法的形成第一隔离层后的剖面结构示意图。

图8显示为本发明的CMOS APD器件的制备方法的形成第二隔离环后的剖面结构示意图。

图9显示为本发明的CMOS APD器件的制备方法的形成第一导电类型阱区后的剖面结构示意图。

图10显示为本发明的CMOS APD器件的制备方法的形成第二导电类型掺杂层后的剖面结构示意图。

图11显示为本发明的CMOS APD器件的制备方法的形成掺杂区后的剖面结构示意图。

图12显示为本发明的CMOS APD器件的制备方法的形成接触区后的剖面结构示意图。

附图标号说明

01 衬底

02 隔离环结构

021 第一隔离环

0211 第一隔离沟槽

0212 第一隔离层

022 第二隔离环

0221 第二隔离沟槽

0222 第二隔离层

03 有源区

031 第二导电类型阱区

04 接触区

1 衬底

2 隔离环结构

21 第一隔离环

211 第一隔离沟槽

212 第一隔离层

22 第二隔离环

221 第二隔离沟槽

222 第二隔离层

3 有源区

31 第一导电类型阱区

32 第二导电类型掺杂层

4 掺杂区

41 接触区

5 阴极

6 阳极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种CMOS APD器件，如图2及图3所示，分别为所述CMOS APD器件的剖面结构示意图及所述CMOS APD器件的立体结构示意图，包括：第一导电类型衬底1、隔离环结构2、有源区3、第一导电类型掺杂区4及第一导电类型接触区41，其中，所述隔离环结构2包括第一隔离环21及第二隔离环22，所述第一隔离环21与所述第二隔离环22均嵌于所述衬底1的上表层，所述第二隔离环22与所述第一隔离环21间隔预设距离；所述有源区3位于所述第二隔离环22之间，所述有源区3包括第一导电类型阱区31及第二导电类型掺杂层32，所述第一导电类型阱区31位于所述衬底1的上表层，所述第二导电类型掺杂层32位于所述第一导电类型阱区31的上表层，且所述第二导电类型掺杂层32的侧壁与所述第二隔离环22的侧壁紧邻；所述掺杂区4位于所述第一隔离环21与所述第二隔离环22之间，所述掺杂区4的底面低于所述第一导电类型阱区31的底面；所述接触区41位于所述掺杂区4的上表层。

具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。本实施例中，所述第一导电类型为P型，所述第二导电类型为N型。

具体的，所述衬底1的材质包括硅、硅锗、碳化硅或者其他适合的半导体材料。本实施例中，所述衬底1采用硅衬底。

具体的，根据所述衬底1的材质的不同，所述第一导电类型阱区31、所述第二导电类型掺杂层32及所述掺杂区4的尺寸及掺杂浓度可以利用模拟仿真的结果进行选择。

作为示例，所述衬底1的掺杂浓度范围为9×10¹¹cm^-3～1.5×10¹²cm^-3。本实施例中，所述衬底1的掺杂浓度为1.2×10¹²cm^-3。

作为示例，所述第二隔离环22的底面高于所述第一隔离环21的底面，以便于所述有源区3的耗尽层中的光生载流子向所述阳极6漂移，在探测面积不变的情况下，保证了入射光产生的光电流的可探测性，同时降低了器件的暗电流。

作为示例，所述第一隔离环21包括第一隔离沟槽211及第一隔离层212，所述第一隔离层212填充所述第一隔离沟槽211，所述第二隔离环22包括第二隔离沟槽221及第二隔离层222，所述第二隔离层222填充所述第二隔离沟槽221。

具体的，在保证器件性能，且所述第二隔离沟槽221的底面低于所述第一导电类型阱区31与所述第二导电类型掺杂层32之间的接触面的情况下，所述第二隔离沟槽221的深度可以根据实际情况进行设置，这里不再限制。

具体的，所述第一隔离环21位于所述第二隔离环22的外围，所述第二隔离环22的用于使所述有源区3中的耗尽层电场分布均匀，即使所述第二导电类型掺杂层32与所述第一导电类型阱区31之间耗尽层的电场分布均匀，并防止扩散电流进入耗尽层，避免了由于无所述第二隔离环22的保护，所述有源区3边缘处发生边缘击穿，导致耗尽层的电场呈不均匀分布，影响器件的性能。

具体的，由于所述第二导电类型型阱区32的侧壁与所述第二隔离环22的侧壁紧邻，所述第二隔离环22限制了所述有源区3中的耗尽层的横向宽度，这里的横向是指平行于所述衬底1上表面的水平方向。

具体的，所述第二隔离沟槽221的底面低于所述第一导电类型阱区31与所述第二导电类型掺杂层32之间的接触面，以便于所述第二导电类型掺杂层32与所述第一导电类型阱区31之间的PN结处产生的光生载流子向所述阳极6漂移，同时防止PN结的边缘过早击穿，影响器件的性能。

具体的，在保证器件性能及所述第二隔离沟槽221的深度小于所述第一隔离沟槽211的深度的情况下，所述第一隔离沟槽211的深度可以根据实际情况进行设置，这里不再限制，这里的深度是指所述第一隔离沟槽211底面到所述衬底1上表面的距离。

具体的，所述第一隔离层212的材质包括氧化硅、氮化硅或者其他适合的介电材料。

具体的，所述第二隔离层222的材质包括氧化硅、氮化硅或者其他适合的介电材料。

作为示例，所述第一导电类型阱区31的掺杂浓度范围为5×10¹⁴cm^-3～2×10¹⁵cm^-3，所述第一导电类型阱区31的厚度范围为0.8μm～1.2μm，所述第二导电类型掺杂层32的掺杂浓度范围为5×10¹⁸cm^-3～2×10¹⁹cm^-3，所述第二导电类型掺杂层32的厚度范围为0.2μm～0.4μm。本实施例中，所述第一导电类型阱区31的掺杂浓度为1.3×10¹⁵cm^-3，所述第一导电类型阱区31的厚度为1μm，所述第二导电类型掺杂层32的掺杂浓度为1.5×10¹⁹cm^-3，所述第二导电类型掺杂层32的厚度为0.3μm，这里的所述第一导电类型阱区31的厚度是指所述第一导电类型阱区31的上表面到所述第一导电类型阱区31的下表面之间的纵向距离，所述第二导电类型掺杂层32的厚度是指所述第二导电类型掺杂层32的上表面到所述第二导电类型掺杂层32下表面之间的纵向距离。

具体的，由于所述第二导电类型掺杂层32的掺杂浓度相对较高，导致位于所述有源区3中PN结的所述第二导电类型掺杂层32的侧的耗尽层(空间电荷区)的纵向宽度较窄，继而导致所述有源区3中的耗尽层的纵向宽度较窄，耗尽层的势垒高度较高，且高掺杂浓度的所述第二导电类型掺杂层32与低掺杂浓度的所述第一导电类型阱区31形成的PN结为非单边突变结，耗尽层的能带较陡悄，导致扩散的载流子难以发生带间隧穿，继而减少了扩散载流子的渡越，降低了器件的暗电流。

作为示例，所述掺杂区4的深度范围为3μm～4μm，所述掺杂区4的掺杂浓度范围为5×10¹⁷cm^-3～2×10¹⁸cm^-3，这里的深度是指所述衬底1的上表面到所述掺杂区4下表面之间的距离。本实施例中，所述掺杂区4的深度为3.5μm，掺杂浓度为1.3×10¹⁸cm^-3。

具体的，所述掺杂区4底面与所述衬底1的下表面间隔设置，在保证器件性能的情况下，所述掺杂区4的底面与所述衬底1之间的距离可以根据实际情况进行选择，这里不再限制。

作为示例，所述掺杂区4的侧壁与所述第一导电类型阱区31的侧壁间隔设置，以防止所述衬底1中的扩散载流子通过所述掺杂区4进入所述第一导电类型阱区31中。

具体的，在保证器件性能的情况下，所述掺杂区4的侧壁与所述第一导电类型阱区31的侧壁之间的距离可以根据实际情况进行设置，这里不再限制。

作为示例，所述接触区41的底面高于所述第一隔离环21的底面。

具体的，所述接触区41用于降低器件的内阻，便于光生载流子的探测。

具体的，在保证器件性能，所述接触区41的掺杂浓度可以根据实际情况进行设置，这里不再限制。

具体的，在保证器件性能的情况下，所述接触区41的厚度可以根据实际情况进行设置，这里不再限制。这里的厚度是指所述接触区41的上表面与所述接触区41的下表面之间的距离。

作为示例，所述CMOS APD还包括与所述第二导电类型掺杂层32电连接的阴极5及与所述接触区41电连接的阳极6，所述第二导电类型掺杂层32的上表面作为所述CMOS APD器件的光接收窗口。

具体的，当光入射到所述光接收窗口时，被所述第一导电类型阱区31与所述第二导电类型掺杂层32之间的PN结区域(光吸收区)吸收，并产生光生载流子(电子-空穴对)，光生载流子在内建电场的作用下分离，形成电子和空穴，电子在反向外电场的作用下漂移到雪崩区参与倍增。

具体的，由于所述接触区41的上表面与所述第二导电类型掺杂层32的上表面齐平，所述接触区41位于所述掺杂区4上表面，所述第二导电类型掺杂层32位于所述第一导电类型阱区31的上表面，所述掺杂区4的底面低于所述第一导电类型阱区31的底面，所述掺杂区4与所述衬底1之间形成势垒，减少所述衬底1中的载流子向所述有源区3中的耗尽层扩散，同时减小了器件的暗电流。

具体的，当温度升高时，所述有源区3外围的所述衬底1中的载流子浓度增加，导致器件中扩散载流子的量增多，利用所述掺杂区4吸收所述有源区3外围的所述衬底1中的载流子，并利用所述第一导电类型阱区31与所述衬底1之间的浓度差形成的势垒，减少所述衬底1中的载流子扩散进入耗尽层的数量，继而降低了温度对器件的暗电流的影响。

作为示例，所述阴极5的材质包括石墨烯或者其他适合的材料，所述阳极6的材质包括石墨烯或者其他适合的材质。本实施例中，所述阳极6及所述阴极5均采用石墨烯材料。

具体的，由于石墨烯材料为透明材料，所述阴极5及所述阳极6均采用石墨烯可以避免遮挡入射光，减少光的损失，同时能够降低器件的电容，便于器件的集成。

本实施例的CMOS APD器件通过提升第二导电类型掺杂层32的掺杂浓度，降低了所述第二导电类型掺杂层32与所述第一导电类型阱区31之间的PN结附近的耗尽层的纵向宽度，继而使耗尽层的势垒较高且能带较陡，降低了载流子带间隧穿的几率，减少了扩散载流子的渡越，降低了器件的暗电流；利用所述掺杂区4的底面高于所述第一导电类型阱区31的底面，且所述掺杂区4的侧壁与所述第一导电类型阱区31的侧壁间隔预设距离，所述衬底1的掺杂浓度低于所述掺杂区4及所述第一导电类型阱区31的掺杂浓度，利用所述掺杂区4吸收所述有源区3外围的所述衬底1中的载流子，减少所述衬底1中扩散载流子进入所述有源区3中耗尽层的数量，利用所述第一导电类型阱区31与所述衬底1之间的掺杂浓度差形成势垒，进一步减少所述衬底1中扩散载流子进入所述有源区3中耗尽层的数量，继而降低了温度对暗电流的影响。

实施例二

本实施例提供一种CMOS APD器件的制备方法，如图4所示，为所述CMOS APD器件的制备方法的流程图，包括以下步骤：

S1：提供一第一导电类型衬底；

S2：于所述衬底的上表层形成隔离环结构，所述隔离环结构包括第一隔离环及第二隔离环，所述第二隔离环与所述第一隔离环间隔预设距离，所述第二隔离环之间的区域作为有源区；

S3：于所述有源区中依次形成第一导电类型阱区及第二导电类型掺杂层，所述第一导电类型阱区位于所述有源区的上表层，所述第二导电类型掺杂层位于所述第一导电类型阱区的上表层，且所述第二导电类型掺杂层的侧壁与所述第二隔离环的侧壁紧邻；

S4：于所述第一隔离环与所述第二隔离环之间的所述衬底中形成第一导电类型掺杂区，所述掺杂区的底面低于所述第一导电类型阱区的底面；

S5：于所述掺杂区的上表层形成第一导电类型接触区。

请参阅图5至图8，执行所述步骤S1及所述步骤S2：提供一第一导电类型衬底1；于所述衬底1的上表层形成隔离环结构2，所述隔离环结构2包括第一隔离环21及第二隔离环22，所述第二隔离环22与所述第一隔离环21间隔预设距离所述第二隔离环22之间的区域作为有源区3。

具体的，如图5所示，为所述衬底1的剖面结构示意图，在保证器件性能的情况下，所述衬底1的厚度可以根据实际情况进行选择，这里不再限制。

具体的，所述第一隔离环21包括位于所述衬底1中且开口向上的第一隔离沟槽221及填充所述第一隔离沟槽221的第一隔离层212，所述第二隔离环22包括位于所述衬底1中且开口向上的第二隔离沟槽221及填充所述第二隔离沟槽221的第二隔离层222。

具体的，如图6及图7，分别为形成所述第一隔离沟槽211后的剖面结构示意图及形成所述第一隔离层212后的剖面示意图，形成所述隔离环结构2包括以下步骤：于所述衬底1的上表面形成图案化的第一光刻胶层；基于图案化的所述第一光刻胶层形成所述第一隔离沟槽221，并于所述第一隔离沟槽221中形成所述第一隔离层212；于所述衬底1的上表面形成图案化的第二光刻胶层，基于图案化的所述第二光刻胶层形成所述第二隔离沟槽221，并于所述第二隔离沟槽221中形成所述第二隔离层222。

具体的，在不影响器件性能的情况下，在形成所述隔离环结构2的过程中，也可以先形成所述第二隔离沟槽221，再形成所述第一隔离沟槽221。

具体的，在不影响器件性能的情况下，形成所述隔离环结构2的过程中，也可以形成所述第一隔离沟槽221及所述第二隔离沟槽221之后，同步形成所述第一隔离层212及所述第二隔离层222。

具体的，形成所述第一隔离沟槽221的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法；形成所述第二隔离沟槽221的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，形成所述第一隔离层212的方法包括化学气相沉积、物理气相沉积或者其他适合的方法；形成所述第二隔离层222的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，如图8所示，为形成所述第二隔离环22后的剖面结构示意图，所述第二隔离环22的底面高于所述第一隔离环21的底面，以便于所述有源区3中产生的光生载流子向所述阳极6漂移。

再请参阅图9至图12，执行所述步骤S3、所述步骤S4及所述步骤S5：于所述有源区3中依次形成第一导电类型阱区31及第二导电类型掺杂层32，所述第一导电类型阱区31位于所述有源区3的上表层，所述第二导电类型掺杂层32位于所述第一导电类型阱区31的上表层，且所述第二导电类型掺杂层32的侧壁与所述第二隔离环22的侧壁紧邻；于所述第一隔离环21与所述第二隔离环22之间的所述衬底1中形成第一导电类型掺杂区4，所述掺杂区4的底面低于所述第一导电类型阱区31的底面；于所述掺杂区4的上表层形成第一导电类型接触区41。

具体的，如图9及图10所示，分别为形成所述第一导电类型阱区31后的剖面结构示意图及形成所述第二导电类型掺杂层32后的剖面结构示意图，形成所述第一导电类型阱区31及所述第二导电类型掺杂层32包括以下步骤：于所述衬底1的上表面形成图案化的第一遮蔽层(未图示)，并基于图案化的所述第一遮蔽层形成所述第一导电类型阱区31；基于图案化的所述第一遮蔽层于所述第一导电类型阱区31的上表层形成所述第二导电类型掺杂层32。

具体的，所述第一遮蔽层可以是光刻胶层、掩膜层，也可以是光刻胶层与掩膜层的复合层，在保证器件性能的情况下，可以根据实际情况进行选择。

具体的，形成所述第一导电类型阱区31的方法包括离子注入或者其他适合的方法；形成所述第二导电类型掺杂层32的方法包括离子注入或者其他适合的方法。

具体的，如图11及图12所示，分别为形成所述掺杂区4后的剖面结构示意图及形成所述接触区41后的剖面结构示意图，形成所述掺杂区4包括以下步骤：于所述衬底1的上表面形成图案化的第二遮蔽层(未图示)，基于图案化的所述第二遮蔽层于所述第一隔离环21与所述第二隔离环22之间的所述衬底1中形成所述掺杂区4；基于图案化的所述第二遮蔽层于所述掺杂区4的上表层形成所述接触区41。

具体的，所述第二遮蔽层可以是光刻胶层、掩膜层，也可以是光刻胶层与掩膜层的复合层，在保证器件性能的情况下，可以根据实际情况进行选择。

具体的，形成所述掺杂区4的方法包括离子注入或者其他适合的方法；形成所述接触区41的方法包括离子注入或者其他适合的方法。

具体的，所述掺杂区4的掺杂浓度高于所述衬底1的掺杂浓度，所述第一导电类型阱区31的掺杂浓度高于所述衬底1的掺杂浓度。

具体的，形成的所述掺杂区4的侧壁与所述第一导电类型阱区31的侧壁间隔预设距离。

具体的，由于温度的升高会导致所述衬底1中载流子浓度的增加，增大了器件中的扩散电流，而所述掺杂区4的底面低于所述第一导电类型阱区31的底面，利用所述掺杂区4吸收所述有源区3外围的所述衬底1中的少子，减少扩散载流子进入所述有源区3中的数量，所述第一导电类型阱区31与所述衬底1之间掺杂浓度差形成势垒，进一步衬底中的载流子进入所述有源区3中耗尽层的数量，可以降低温度对器件的暗电流的影响。

具体的，如图2及图3所示，分别为形成所述阴极5和所述阳极6后的剖面结构示意图及形成所述阴极5和所述阳极6后的立体结构示意图，形成所述接触区41之后还包括形成与所述接触区41电连接的阳极6及与所述第二导电类型掺杂层32电连接的阴极5的步骤。

具体的，形成所述阴极5及所述阳极6的方法为常规的方法，这里不再赘述。

本实施例的CMOS APD器件的制备方法，通过于所述第一隔离环21与所述第二隔离环22之间的衬底1中形成所述掺杂区4，且所述掺杂区4的底面低于所述第一导电类型阱区31的底面，所述第一导电类型阱区31的侧壁与所述掺杂区4的侧壁间隔预设距离，利用所述掺杂区4吸收所述衬底1中的少子，减少扩散载流子进入所述有源区3中耗尽层的数量，同时利用所述第一导电类型阱区31与所述衬底1之间的势垒，进一步减少所述衬底1中载流子扩散进所述有源区3中耗尽层中的载流子的数量，降低了温度对器件暗电流的影响。

综上所述，本发明的CMOS APD器件及其制备方法通过提升有源区中第二导电类型掺杂层的掺杂浓度，降了PN结的第二导电类型掺杂层侧的耗尽层的纵向宽度，减小有源区耗尽层的纵向宽度，使耗尽层的势垒升高且能带变的较陡，降低了载流子带间隧穿的几率，减少了扩散电流的渡越，继而降低了器件的暗电流；在有源区的外围的第一隔离环与第二隔离环之间设置浓度高于衬底浓度的掺杂区，且掺杂区的底面低于第一导电类型阱区的底面，利用掺杂区吸收有源区外围的衬底中的载流子，减少了有源区外围的衬底中的扩散载流子进入耗尽层的数量，同时利用第一导电类型阱区与衬底之间的浓度差形成势垒，进一步减少了第一导电类型阱区与掺杂区之间的载流子进入耗尽层的数量，继而降低了温度对器件暗电流的影响。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种CMOS APD器件，其特征在于，包括：

第一导电类型衬底；

隔离环结构，包括第一隔离环及第二隔离环，所述第一隔离环与所述第二隔离环均嵌于所述衬底的上表层，所述第二隔离环与所述第一隔离环间隔预设距离；

有源区，位于所述第二隔离环之间，所述有源区包括第一导电类型阱区及第二导电类型掺杂层，所述第一导电类型阱区位于所述衬底的上表层，所述第二导电类型掺杂层位于所述第一导电类型阱区的上表层，且所述第二导电类型掺杂层的侧壁与所述第二隔离环的侧壁紧邻；

第一导电类型掺杂区，位于所述第一隔离环与所述第二隔离环之间，所述掺杂区的底面低于所述第一导电类型阱区的底面；

第一导电类型接触区，位于所述掺杂区的上表层。

2.根据权利要求1所述的CMOS APD器件，其特征在于：所述衬底的掺杂浓度范围为9×10¹¹cm^-3～1.5×10¹²cm^-3。

3.根据权利要求1所述的CMOS APD器件，其特征在于：所述第二隔离环的底面高于所述第一隔离环的底面。

4.根据权利要求1所述的CMOS APD器件，其特征在于：所述第一隔离环包括第一沟槽及第一隔离层，所述第二隔离环包括第二沟槽及第二隔离层。

5.根据权利要求1所述的CMOS APD器件，其特征在于：所述第一导电类型阱区的掺杂浓度范围为5×10¹⁴cm^-3～2×10¹⁵cm^-3，所述第一导电类型阱区的厚度范围为0.8μm～1.2μm，所述第二导电类型掺杂层的掺杂浓度范围为5×10¹⁸cm^-3～2×10¹⁹cm^-3，所述第二导电类型掺杂层的厚度范围为0.2μm～0.4μm。

6.根据权利要求1所述的CMOS APD器件，其特征在于：所述掺杂区的深度范围为3μm～4μm，所述掺杂区的掺杂浓度范围为5×10¹⁷cm^-3～2×10¹⁸cm^-3。

7.根据权利要求1所述的CMOS APD器件，其特征在于：所述掺杂区的侧壁与所述第一导电类型阱区的侧壁间隔设置。

8.根据权利要求1所述的CMOS APD器件，其特征在于：所述CMOS APD还包括与所述第二导电类型掺杂层电连接的阴极及与所述接触区电连接的阳极，所述第二导电类型掺杂层的上表面作为所述CMOS APD器件的光接收窗口。

9.根据权利要求8所述的CMOS APD器件，其特征在于：所述阴极的材质包括石墨烯，所述阳极的材质包括石墨烯。

10.一种CMOS APD器件的制备方法，其特征在于，包括以下步骤：

提供一第一导电类型衬底；

于所述衬底的上表层形成隔离环结构，所述隔离环结构包括第一隔离环及第二隔离环，所述第二隔离环与所述第一隔离环间隔预设距离，所述第二隔离环之间的区域作为有源区；

于所述有源区中依次形成第一导电类型阱区及第二导电类型掺杂层，所述第一导电类型阱区位于所述有源区的上表层，所述第二导电类型掺杂层位于所述第一导电类型阱区的上表层，且所述第二导电类型掺杂层的侧壁与所述第二隔离环的侧壁紧邻；

于所述第一隔离环与所述第二隔离环之间的所述衬底中形成第一导电类型掺杂区，所述掺杂区的底面低于所述第一导电类型阱区的底面；

于所述掺杂区的上表层形成第一导电类型接触区。