JP2003023142A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一基板に形成された高性能なフォトダイオ
ードと半導体集積回路とを電気的に分離する。 【解決手段】 半導体装置１を、高濃度Ｎ型シリコン基
板５、第１低濃度Ｎ型エピタキシャル層６、第２低濃度
Ｎ型エピタキシャル層７およびＰ型アノード取り出し領
域８から成るフォトダイオード２と、第１低濃度Ｎ型エ
ピタキシャル層６のＰ型ウェル領域９に形成した半導体
集積回路とから構成する。これにより、Ｐ型アノード取
り出し領域８から第２低濃度Ｎ型エピタキシャル層７、
第１低濃度Ｎ型エピタキシャル層６に広がる空乏層が形
成され、フォトダイオード２の特性が向上する。さら
に、高濃度Ｎ型シリコン基板５および第１低濃度Ｎ型エ
ピタキシャル層６と半導体集積回路とはＰ型ウェル領域
９で隔てられ、フォトダイオード２と半導体集積回路と
の間、半導体集積回路間での電気的干渉が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にフォトダイオードと半導体集積
回路とが同一基板に形成された半導体装置およびその製
造方法に関する。

【０００２】

【従来の技術】フォトディテクターＩＣ半導体装置は、
フォトディテクター素子であるフォトダイオードと、バ
イポーラ集積回路やＭＯＳ（Metal Oxide Semiconducto
r）集積回路などの半導体集積回路とが、同一基板に形
成された半導体装置である。

【０００３】このようなフォトダイオードと半導体集積
回路とを備えた半導体装置では、入射光がフォトダイオ
ードによって電流に変換され、この電流がさらに電圧に
変換されることによって、マトリックス回路などの信号
処理が行われる。

【０００４】図４はフォトダイオードと半導体集積回路
とを備える従来の半導体装置の概略の断面図である。半
導体装置１００は、フォトダイオード１０１と、半導体
集積回路が形成された回路領域１０２，１０３とから構
成されている。

【０００５】フォトダイオード１０１においては、Ｐ型
で高不純物濃度の半導体基板である高濃度Ｐ型シリコン
基板１０４上に、Ｐ型であって高濃度Ｐ型シリコン基板
１０４よりも低不純物濃度の半導体層である低濃度Ｐ型
エピタキシャル層１０５が形成されていて、高濃度Ｐ型
シリコン基板１０４と低濃度Ｐ型エピタキシャル層１０
５とでフォトダイオード１０１のアノードが構成されて
いる。さらに、低濃度Ｐ型エピタキシャル層１０５上に
は、Ｎ型の半導体層であるＮ型エピタキシャル層１０
６、およびフォトダイオード１０１で生成された電荷を
取り出す電荷取り出し領域であるＮ型カソード取り出し
領域１０７が順次形成されていて、このＮ型エピタキシ
ャル層１０６とＮ型カソード取り出し領域１０７とによ
り、フォトダイオード１０１のカソードが構成されてい
る。

【０００６】また、低濃度Ｐ型エピタキシャル層１０５
の内部には、Ｐ型の半導体領域であるＰ型ウェル領域１
０８が形成されており、このＰ型ウェル領域１０８上
に、例えば、図４に示すように、ＮＰＮバイポーラトラ
ンジスタ１０９など、信号処理を行う半導体集積回路が
形成される。ＮＰＮバイポーラトランジスタ１０９で
は、ＬＯＣＯＳ(Local Oxidation Of Silicon)法によっ
てシリコン酸化膜が形成された領域であるＬＯＣＯＳ領
域１１０、Ｐ型の素子分離領域であるＰ型素子分離領域
１１１およびＰ型ウェル領域１０８によってＰＮ接合が
分離されている。

【０００７】上記の構成の半導体装置１００において、
フォトダイオード１０１のＰＮ接合は、Ｎ型エピタキシ
ャル層１０６と低濃度Ｐ型エピタキシャル層１０５との
間に形成され、このＰＮ接合近傍が空乏化されて空乏層
が形成される。

【０００８】フォトダイオード１０１では、入射した光
子が低濃度Ｐ型エピタキシャル層１０５に吸収される
と、電子正孔対が発生する。入射した光信号の電流への
変換は、この発生した電子または正孔である電荷が、空
乏層に到達することにより行われる。したがって、フォ
トダイオード１０１の高性能化のためには、電子または
正孔が空乏層に到達しやすくする、すなわち、その空乏
層の幅を極力広げることが、受光感度向上、周波数特性
向上のために望ましい。空乏層の幅を広げるためには、
ＰＮ接合の低濃度Ｐ型エピタキシャル層１０５の不純物
濃度を極力低くすればよい。

【０００９】従来の半導体装置１００においても、近年
のフォトダイオード１０１の高性能化に伴い、低濃度Ｐ
型エピタキシャル層１０５を、より低濃度化することが
望まれていた。

【００１０】

【発明が解決しようとする課題】しかし、エピタキシャ
ル層を成膜する場合、添加する不純物としては、Ｐ型に
はホウ素、Ｎ型にはリンが現在一般的に用いられている
が、これらの不純物を用いたエピタキシャル層の成膜に
おいては、Ｐ型エピタキシャル層よりもＮ型エピタキシ
ャル層の方が低濃度化しやすい。そのため、図４に示し
た、低濃度Ｐ型エピタキシャル層１０５を用いる従来の
フォトダイオード１０１では、その不純物濃度の低濃度
化には限界があるという問題点があった。

【００１１】また、信号処理を行う回路領域１０２，１
０３は、Ｐ型ウェル領域１０８上に形成されるが、この
Ｐ型ウェル領域１０８は、ＮＰＮバイポーラトランジス
タ１０９のＰＮ接合の素子分離として機能する一方、フ
ォトダイオード１０１のアノードを形成する低濃度Ｐ型
エピタキシャル層１０５および高濃度Ｐ型シリコン基板
１０４と同じ導電型であり、電気的にショートされた状
態にある。そのため、基板電流やノイズなどが回路領域
１０２，１０３に形成されている半導体集積回路に影響
を及ぼすことによる、フォトダイオード１０１と半導体
集積回路との間の電気的干渉が発生する場合があるとい
う問題点があった。

【００１２】さらに、この電気的干渉は、半導体装置１
００に信号処理を行う複数の半導体集積回路が形成され
ている場合には、低濃度Ｐ型エピタキシャル層１０５、
高濃度Ｐ型シリコン基板１０４を介して、半導体集積回
路間でも起こる場合がある。

【００１３】本発明はこのような点に鑑みてなされたも
のであり、高性能のフォトダイオードと、このフォトダ
イオードと電気的に分離された半導体集積回路とを有す
る半導体装置およびその製造方法を提供することを目的
とする。

【００１４】

【課題を解決するための手段】本発明によれば、フォト
ダイオードと半導体集積回路とが同一基板に形成された
半導体装置において、第１導電型で高不純物濃度の半導
体基板の上に形成された、第１導電型で半導体基板より
も低不純物濃度の第１半導体層と、フォトダイオードが
形成される領域内の第１半導体層の上に形成された、第
１導電型で半導体基板よりも低不純物濃度の第２半導体
層と、第２半導体層の上に形成された、フォトダイオー
ドで生成される電荷を取り出す領域である第２導電型の
電荷取り出し領域と、第１半導体層の表面から内部に形
成された第２導電型の半導体領域と、半導体領域の上に
形成された半導体集積回路と、を有することを特徴とす
る半導体装置が提供される。

【００１５】上記構成によれば、第１導電型の半導体基
板と、第１導電型の第１半導体層と、第１導電型の第２
半導体層と、第２導電型の電荷取り出し領域とによっ
て、半導体装置のフォトダイオードが形成される。これ
により、フォトダイオードのＰＮ接合は第２半導体層と
電荷取り出し領域との間に形成され、このＰＮ接合近傍
に形成される空乏層は、電荷取り出し領域から第２半導
体層および第１半導体層の領域に広がり、幅の広い空乏
層が形成される。

【００１６】さらに、第２導電型の半導体領域が、第１
半導体層の表面から内部に形成され、この半導体領域の
上に半導体集積回路が形成される。すなわち、フォトダ
イオードを構成している第１導電型の半導体基板とその
上に形成された第１導電型の第１半導体層とが共に、第
２導電型の半導体領域によって、半導体集積回路と隔て
られている。これにより、半導体装置に形成されるフォ
トダイオードと半導体集積回路とが電気的に分離され
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の実施の形態に係る
半導体装置の概略の断面図である。

【００１８】半導体装置１は、フォトダイオード２と、
半導体集積回路が形成された回路領域３，４とから構成
されている。導電型がＮ型で高不純物濃度の半導体基板
である高濃度Ｎ型シリコン基板５上には、Ｎ型であって
高濃度Ｎ型シリコン基板５よりも低不純物濃度の第１半
導体層である第１低濃度Ｎ型エピタキシャル層６が形成
されている。さらに、第１低濃度Ｎ型エピタキシャル層
６上には、Ｎ型であって高濃度Ｎ型シリコン基板５より
も低不純物濃度の第２半導体層である第２低濃度Ｎ型エ
ピタキシャル層７が形成されていて、これら高濃度Ｎ型
シリコン基板５、第１低濃度Ｎ型エピタキシャル層６お
よび第２低濃度Ｎ型エピタキシャル層７でフォトダイオ
ード２のカソードが構成されている。第２低濃度Ｎ型エ
ピタキシャル層７上には、フォトダイオード２で生成さ
れた電荷を取り出す電荷取り出し領域であるＰ型アノー
ド取り出し領域８が形成されていて、フォトダイオード
２のアノードを構成している。

【００１９】また、第１低濃度Ｎ型エピタキシャル層６
の表面から内部には、Ｐ型の不純物がイオン注入された
半導体領域であるＰ型ウェル領域９が形成されており、
このＰ型ウェル領域９上に、信号処理を行う半導体集積
回路として、例えばＮＰＮバイポーラトランジスタ１０
が形成される。Ｐ型ウェル領域９の上には、ＬＯＣＯＳ
法によりシリコン酸化膜を形成した領域であるＬＯＣＯ
Ｓ領域１１、およびＰ型の素子分離領域であるＰ型素子
分離領域１２が形成されている。ＮＰＮバイポーラトラ
ンジスタ１０では、ＬＯＣＯＳ領域１１、Ｐ型素子分離
領域１２およびＰ型ウェル領域９によってＰＮ接合が分
離されている。

【００２０】上記の構成の半導体装置１において、フォ
トダイオード２のＰＮ接合は第２低濃度Ｎ型エピタキシ
ャル層７とＰ型アノード取り出し領域８との間に形成さ
れている。そして、第２低濃度Ｎ型エピタキシャル層７
の下に形成されている第１低濃度Ｎ型エピタキシャル層
６によって、フォトダイオード２のＰＮ接合近傍が容易
に空乏化されるようになる。このＰＮ接合近傍に形成さ
れる空乏層は、Ｐ型アノード取り出し領域８から第２低
濃度Ｎ型エピタキシャル層７および第１低濃度Ｎ型エピ
タキシャル層６に広がる。

【００２１】半導体装置１のフォトダイオード２に光が
入射すると、入射した光子が第２低濃度Ｎ型エピタキシ
ャル層７あるいは第１低濃度Ｎ型エピタキシャル層６に
吸収され、光子が有するエネルギーによって電子が励起
され、電子正孔対が発生する。そして、この発生した電
子または正孔である電荷が、フォトダイオード２のＰＮ
接合近傍の空乏層に到達する。空乏層に到達した電荷の
うち、電子は第２低濃度Ｎ型エピタキシャル層７、第１
低濃度Ｎ型エピタキシャル層６および高濃度Ｎ型シリコ
ン基板５へ移動し、正孔はＰ型アノード取り出し領域８
へ移動することにより電流が流れるようになる。

【００２２】このように、半導体装置１のフォトダイオ
ード２に、半導体基板として高濃度Ｎ型シリコン基板５
を用い、半導体層としてＮ型の第１低濃度Ｎ型エピタキ
シャル層６を用いることにより、導電型がＰ型の低濃度
Ｐ型エピタキシャル層を半導体層として用いた場合に比
べて、低濃度化が容易になる。さらに、電荷取り出し領
域の導電型をＰ型に替えることにより、フォトダイオー
ド２の空乏層の幅を、Ｐ型アノード取り出し領域８から
第２低濃度Ｎ型エピタキシャル層７および第１低濃度Ｎ
型エピタキシャル層６に広げることが可能となり、受光
感度向上、周波数特性向上を実現できる。

【００２３】また、フォトダイオード２のカソードを構
成している高濃度Ｎ型シリコン基板５および第１低濃度
Ｎ型エピタキシャル層６と、半導体集積回路の下に形成
されているＰ型ウェル領域９とは、導電型が異なり、電
気的に分離された状態で形成されているので、基板電流
やノイズなどが回路領域３，４に形成されている半導体
集積回路に影響を及ぼすなど、回路領域３，４とフォト
ダイオード２との間の電気的干渉を防止できる。

【００２４】さらに、半導体装置１において、回路領域
３側および回路領域４側にそれぞれ形成されているＰ型
ウェル領域９同士は、Ｐ型ウェル領域９と導電型の異な
る第１低濃度Ｎ型エピタキシャル層６および高濃度Ｎ型
シリコン基板５によって電気的に分離されているので、
回路領域３，４に形成されている半導体集積回路間の電
気的干渉を防止できる。

【００２５】次に、半導体装置１の製造方法について説
明する。ここでは、半導体集積回路として、ＮＰＮバイ
ポーラトランジスタ１０が回路領域３に形成された半導
体装置１の製造方法について述べる。

【００２６】図２および図３は製造工程における半導体
装置の概略の断面図である。半導体装置１の半導体基板
としては、シリコン基板に、例えば濃度１×１０¹⁶ａｔ
ｏｍｓ／ｃｍ³〜１×１０²²ａｔｏｍｓ／ｃｍ³、一般的
には濃度１×１０¹⁸ａｔｏｍｓ／ｃｍ³〜１×１０¹⁹ａ
ｔｏｍｓ／ｃｍ³のリンなどのＮ型不純物を添加して形
成した高濃度Ｎ型シリコン基板５を用いる。

【００２７】この高濃度Ｎ型シリコン基板５に対して、
図２に示すように、第１低濃度Ｎ型エピタキシャル層６
を、エピタキシャル法により、例えば濃度１×１０¹¹ａ
ｔｏｍｓ／ｃｍ³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ³、一般
的には濃度１×１０¹²ａｔｏｍｓ／ｃｍ³〜１×１０¹⁴
ａｔｏｍｓ／ｃｍ³のリンなどの不純物を添加して、膜
厚５〜３０μｍ、一般的には膜厚１５μｍで堆積する。
この第１低濃度Ｎ型エピタキシャル層６は、高濃度Ｎ型
シリコン基板５の不純物濃度よりも低不純物濃度で形成
する。

【００２８】この第１低濃度Ｎ型エピタキシャル層６の
表面から内部に、Ｐ型ウェル領域９を、例えばホウ素イ
オンを加速電圧４００ｋｅＶで濃度５×１０¹¹ａｔｏｍ
ｓ／ｃｍ²の条件および加速電圧１ＭｅＶで濃度５×１
０¹²ａｔｏｍｓ／ｃｍ²の条件でイオン注入して、回路
領域３側および回路領域４側にそれぞれ形成する。

【００２９】この回路領域３側のＰ型ウェル領域９に
は、半導体集積回路として、ＮＰＮバイポーラトランジ
スタ１０を形成する回路領域３に、図３に示すように、
コレクタの埋め込み層としてＮ型コレクタ埋め込み層１
０ａを形成する。

【００３０】次いで、図３に示すように、第２低濃度Ｎ
型エピタキシャル層７を、例えば濃度１×１０¹¹ａｔｏ
ｍｓ／ｃｍ³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ³、一般的に
は濃度１×１０¹²ａｔｏｍｓ／ｃｍ³〜１×１０¹⁴ａｔ
ｏｍｓ／ｃｍ³のリンなどの不純物を添加して、膜厚１
μｍの条件で堆積する。この第２低濃度Ｎ型エピタキシ
ャル層７は、高濃度Ｎ型シリコン基板５の不純物濃度よ
りも低不純物濃度で形成する。そして、この第２低濃度
Ｎ型エピタキシャル層７上に、Ｐ型領域を形成してＰ型
アノード取り出し領域８を形成する。

【００３１】さらに、図３に示すように、素子分離のた
めのＬＯＣＯＳ領域１１を形成した後、Ｐ型素子分離領
域１２を形成する。これ以降は、従来公知の一般的な製
造方法に従って、Ｐ型ウェル領域９の上層に、ＮＰＮバ
イポーラトランジスタ１０などの素子形成を行い、回路
領域３に半導体集積回路を形成する。回路領域４にも半
導体装置１の機能に必要な半導体集積回路を形成し、半
導体装置１を製造する。

【００３２】なお、上記の説明では、第１低濃度Ｎ型エ
ピタキシャル層６上に、第２低濃度Ｎ型エピタキシャル
層７を形成する構成としたが、第２低濃度Ｎ型エピタキ
シャル層７に替えてＰ型素子分離領域１２を第１低濃度
Ｎ型エピタキシャル層６上に形成する構成としてもよ
い。その場合、ＰＮ接合はＰ型素子分離領域１２と第１
低濃度Ｎ型エピタキシャル層６との間で形成される。こ
れにより、第２低濃度Ｎ型エピタキシャル層７を無理に
低濃度化する必要がなくなり、半導体装置１の構造を簡
素化することができるとともに、製造の効率化を図るこ
とができるようになる。

【００３３】また、上記の説明では、半導体装置１の半
導体基板として高濃度Ｎ型シリコン基板５を用いたが、
高濃度Ｎ型シリコン基板５としては、Ｎ型シリコン基板
に対してイオン注入、プレデポジション（Predepositio
n）、不純物を添加した酸化膜からの不純物拡散などの
手法を用いて、Ｎ型シリコン基板の表面近傍を高不純物
濃度としたものを用いてもよい。

【００３４】また、以上の説明では、半導体基板、第１
半導体層および第２半導体層の導電型をＮ型とし、電荷
取り出し領域および半導体領域の導電型をＰ型として構
成した場合について述べたが、逆に、半導体基板、第１
半導体層および第２半導体層の導電型をＰ型とし、電荷
取り出し領域および半導体領域の導電型をＮ型として構
成することもできる。この場合も上記の説明と同様に、
フォトダイオードのＰＮ接合が第２半導体層と電荷取り
出し領域との間に形成され、このＰＮ接合近傍であっ
て、電荷取り出し領域から第２半導体層および第１半導
体層に広がる空乏層が形成される。さらに、半導体基板
とその上に形成された第１半導体層とが共に、半導体領
域によって、半導体集積回路と隔てられており、半導体
装置に形成されるフォトダイオードと半導体集積回路と
が電気的に分離される。

【００３５】

【発明の効果】以上説明したように本発明では、第１導
電型の半導体基板、第１半導体層、第２半導体層と、第
２導電型の電荷取り出し領域とで半導体装置のフォトダ
イオードを構成し、さらに、第２導電型の半導体領域を
第１半導体層の表面から内部に形成して、この半導体領
域の上に半導体集積回路を形成するように構成にした。
これにより、フォトダイオード空乏層が、電荷取り出し
領域から第２半導体層および第１半導体層に広がる領域
に形成されるので、高性能なフォトダイオードを有する
半導体装置を製造できるようになる。

【００３６】さらに、フォトダイオードを構成している
第１導電型で形成された半導体基板と第１半導体層とが
共に、第２導電型の半導体領域によって、半導体集積回
路と隔てられているので、フォトダイオードと半導体集
積回路との間の電気的干渉を防止できる。

【００３７】また、半導体装置にフォトダイオードと複
数の半導体集積回路とが形成されている場合には、半導
体集積回路間の電気的干渉を防止できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体装置の概略の
断面図である。

【図２】製造工程における半導体装置の概略の断面図
（その１）である。

【図３】製造工程における半導体装置の概略の断面図
（その２）である。

【図４】フォトダイオードと半導体集積回路とを有する
従来の半導体装置の概略の断面図である。

【符号の説明】

１……半導体装置、２……フォトダイオード、３，４…
…回路領域、５……高濃度Ｎ型シリコン基板、６……第
１低濃度Ｎ型エピタキシャル層、７……第２低濃度Ｎ型
エピタキシャル層、８……Ｐ型アノード取り出し領域、
９……Ｐ型ウェル領域、１０……ＮＰＮバイポーラトラ
ンジスタ、１１……ＬＯＣＯＳ領域、１２……Ｐ型素子
分離領域。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA10 AB10 BA06 CA03 FC06 FC09 FC15 5F049 MA02 MB03 QA15 RA08 RA10 SS03 5F082 AA11 AA24 BA02 BC03 BC11 EA02 EA10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 フォトダイオードと半導体集積回路とが
   同一基板に形成された半導体装置において、 第１導電型で高不純物濃度の半導体基板の上に形成され
   た、第１導電型で前記半導体基板よりも低不純物濃度の
   第１半導体層と、 フォトダイオードが形成される領域内の前記第１半導体
   層の上に形成された、第１導電型で前記半導体基板より
   も低不純物濃度の第２半導体層と、 前記第２半導体層の上に形成された、前記フォトダイオ
   ードで生成される電荷を取り出す領域である第２導電型
   の電荷取り出し領域と、 前記第１半導体層の表面から内部に形成された第２導電
   型の半導体領域と、 前記半導体領域の上に形成された半導体集積回路と、 を有することを特徴とする半導体装置。
2. 【請求項２】 前記半導体基板の不純物濃度が１×１０
   ¹⁶ａｔｏｍｓ／ｃｍ ³以上１×１０²²ａｔｏｍｓ／ｃｍ³
   以下であることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 前記第１半導体層の不純物濃度が１×１
   ０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃ
   ｍ³以下であることを特徴とする請求項１記載の半導体
   装置。
4. 【請求項４】 前記第２半導体層の不純物濃度が１×１
   ０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃ
   ｍ³以下であることを特徴とする請求項１記載の半導体
   装置。
5. 【請求項５】 前記半導体基板は、表面近傍が第１導電
   型で高不純物濃度となっていることを特徴とする請求項
   １記載の半導体装置。
6. 【請求項６】 フォトダイオードと半導体集積回路とが
   同一基板に形成された半導体装置において、 第１導電型で高不純物濃度の半導体基板の上に、第１導
   電型で前記半導体基板よりも低不純物濃度の第１半導体
   層を形成する工程と、 フォトダイオードを形成する領域内の前記第１半導体層
   の上に、第１導電型で前記半導体基板よりも低不純物濃
   度の第２半導体層を形成する工程と、 前記第２半導体層の上に、前記フォトダイオードで生成
   される電荷を取り出す領域である第２導電型の電荷取り
   出し領域を形成する工程と、 前記第１半導体層の表面から内部に第２導電型の半導体
   領域を形成する工程と、 前記半導体領域の上に半導体集積回路を形成する工程
   と、 を有することを特徴とする半導体装置の製造方法。
7. 【請求項７】 前記半導体基板の不純物濃度が１×１０
   ¹⁶ａｔｏｍｓ／ｃｍ ³以上１×１０²²ａｔｏｍｓ／ｃｍ³
   以下であることを特徴とする請求項６記載の半導体装置
   の製造方法。
8. 【請求項８】 前記第１半導体層の不純物濃度が１×１
   ０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃ
   ｍ³以下であることを特徴とする請求項６記載の半導体
   装置の製造方法。
9. 【請求項９】 前記第２半導体層の不純物濃度が１×１
   ０¹¹ａｔｏｍｓ／ｃｍ³以上１×１０¹⁵ａｔｏｍｓ／ｃ
   ｍ³以下であることを特徴とする請求項６記載の半導体
   装置の製造方法。
10. 【請求項１０】 前記半導体基板は、表面近傍が第１導
    電型で高不純物濃度となっていることを特徴とする請求
    項６記載の半導体装置の製造方法。