JP2002319698A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2002319698A JP2002319698A JP2001125135A JP2001125135A JP2002319698A JP 2002319698 A JP2002319698 A JP 2002319698A JP 2001125135 A JP2001125135 A JP 2001125135A JP 2001125135 A JP2001125135 A JP 2001125135A JP 2002319698 A JP2002319698 A JP 2002319698A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor layer
- impurity concentration
- photodiode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フォトダイオードにおけるアノード部の直列
抵抗を低下させ、フォトダイオードの応答速度を向上さ
せる。 【解決手段】 Ｐ+型シリコン基板６上に、Ｐ-型シリコ
ン層７が形成され、Ｐ-型シリコン層７上に、Ｐ+型埋め
込み分離拡散層およびＰ+型分離拡散層により分割され
たＮ型エピタキシャル層２が積層され、隣接するＮ型エ
ピタキシャル層２の領域に、フォトダイオード２０およ
びＮＰＮトランジスタ２１がそれぞれ設けられており、
フォトダイオード２０のアノード電極であるＡｕ電極９
がＰ+型シリコン基板６の下面に設けられて、フォトダ
イオード２０のカソード電極５がＮ型エピタキシャル層
２上に設けられている。
抵抗を低下させ、フォトダイオードの応答速度を向上さ
せる。 【解決手段】 Ｐ+型シリコン基板６上に、Ｐ-型シリコ
ン層７が形成され、Ｐ-型シリコン層７上に、Ｐ+型埋め
込み分離拡散層およびＰ+型分離拡散層により分割され
たＮ型エピタキシャル層２が積層され、隣接するＮ型エ
ピタキシャル層２の領域に、フォトダイオード２０およ
びＮＰＮトランジスタ２１がそれぞれ設けられており、
フォトダイオード２０のアノード電極であるＡｕ電極９
がＰ+型シリコン基板６の下面に設けられて、フォトダ
イオード２０のカソード電極５がＮ型エピタキシャル層
２上に設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、光電変換信号を発
生するフォトダイオードとフォトダイオードからの光電
変換信号を処理する信号処理回路素子とを内蔵した半導
体装置に関する。
生するフォトダイオードとフォトダイオードからの光電
変換信号を処理する信号処理回路素子とを内蔵した半導
体装置に関する。
【０００２】
【従来の技術】フォトダイオード等の受光素子を内蔵し
た半導体装置は、光ピックアップ、光ファイバー、光空
間伝送用等の光センサとして利用されており、近年、Ｄ
ＶＤ装置の読み取り速度および書き込み速度の高速化、
インターネットヘの光ファイバ通信の普及、家電製品の
デジタル化等に伴い、高速化、高感度化の要望がさらに
高くなっている。
た半導体装置は、光ピックアップ、光ファイバー、光空
間伝送用等の光センサとして利用されており、近年、Ｄ
ＶＤ装置の読み取り速度および書き込み速度の高速化、
インターネットヘの光ファイバ通信の普及、家電製品の
デジタル化等に伴い、高速化、高感度化の要望がさらに
高くなっている。
【０００３】ＤＶＤ等に使用されるフォトダイオードを
内蔵した半導体装置は、信号の読み出しのための受光素
子であるフォトダイオードと、そのフォトダイオードに
よって発生した光電変換信号を処理する信号処理回路素
子（ＮＰＮトランジスタ等）とが同一ウエハ上に形成さ
れている。したがって、このような半導体装置の高速動
作を実現するには、内蔵されているフォトダイオードの
応答速度の高速化が要求されている。
内蔵した半導体装置は、信号の読み出しのための受光素
子であるフォトダイオードと、そのフォトダイオードに
よって発生した光電変換信号を処理する信号処理回路素
子（ＮＰＮトランジスタ等）とが同一ウエハ上に形成さ
れている。したがって、このような半導体装置の高速動
作を実現するには、内蔵されているフォトダイオードの
応答速度の高速化が要求されている。
【０００４】従来のフォトダイオードを内蔵した半導体
装置は、高速化、高感度化に対応させ、しかも、バイポ
ーラプロセスとの整合性を持たせるため、図５に示すよ
うな積層構造によって構成されている。
装置は、高速化、高感度化に対応させ、しかも、バイポ
ーラプロセスとの整合性を持たせるため、図５に示すよ
うな積層構造によって構成されている。
【０００５】図５に示す半導体装置は、ウエハであるＰ
-型シリコン基板１０１上に、Ｎ型エピタキシャル層１
０２が積層されている。Ｐ-型シリコン基板１０１の上
部およびＮ型エピタキシャル層１０２には、Ｎ型エピタ
キシャル層１０２を適当な領域に分割するように、Ｐ+
型埋め込み分離拡散層１１１およびＰ+型分離拡散層１
１３の積層構造が設けられている。そして、Ｐ+型埋め
込み分離拡散層１１１およびＰ+型分離拡散層１１３に
て電気的に分離された領域に、フォトダイオード１２０
およびＮＰＮトランジスタ１２１がそれぞれ形成されて
いる。
-型シリコン基板１０１上に、Ｎ型エピタキシャル層１
０２が積層されている。Ｐ-型シリコン基板１０１の上
部およびＮ型エピタキシャル層１０２には、Ｎ型エピタ
キシャル層１０２を適当な領域に分割するように、Ｐ+
型埋め込み分離拡散層１１１およびＰ+型分離拡散層１
１３の積層構造が設けられている。そして、Ｐ+型埋め
込み分離拡散層１１１およびＰ+型分離拡散層１１３に
て電気的に分離された領域に、フォトダイオード１２０
およびＮＰＮトランジスタ１２１がそれぞれ形成されて
いる。
【０００６】フォトダイオード１２０は、Ｐ-型シリコ
ン基板１０１とＮ型エピタキシャル層１０２との界面に
形成されるＰＮ接合領域１０３を利用して形成されてい
る。
ン基板１０１とＮ型エピタキシャル層１０２との界面に
形成されるＰＮ接合領域１０３を利用して形成されてい
る。
【０００７】一方、ＮＰＮトランジスタ１２１は、Ｐ-
型シリコン基板１０１上のＮ型エピタキシャル層１０２
との境界部分にＮ+型埋め込み層１１２が形成されてお
り、Ｎ+型埋め込み層１１２の端部よりＮ型エピタキシ
ャル層１０２の表面に向かって、Ｎ+型コレクタ拡散層
１１６が形成されている。さらに、ＮＰＮトランジスタ
１２１のＮ型エピタキシャル層１０２の上部には、Ｐ+
型外部ベース拡散層１１４およびＰ-型内部ベース拡散
層１１５が水平方向に連続して埋め込まれており、Ｐ-
型内部ベース拡散層１１５の上部にＮ+型エミッタ拡散
層１１７が埋め込まれている。Ｎ+型コレクタ拡散層１
１６、Ｐ+型外部ベース拡散層１１４、Ｎ+型エミッタ拡
散層１１７は、それぞれＮ型エピタキシャル層１０２の
表面に露出しており、これらによってＮＰＮトランジス
タ１２１が構成されている。
型シリコン基板１０１上のＮ型エピタキシャル層１０２
との境界部分にＮ+型埋め込み層１１２が形成されてお
り、Ｎ+型埋め込み層１１２の端部よりＮ型エピタキシ
ャル層１０２の表面に向かって、Ｎ+型コレクタ拡散層
１１６が形成されている。さらに、ＮＰＮトランジスタ
１２１のＮ型エピタキシャル層１０２の上部には、Ｐ+
型外部ベース拡散層１１４およびＰ-型内部ベース拡散
層１１５が水平方向に連続して埋め込まれており、Ｐ-
型内部ベース拡散層１１５の上部にＮ+型エミッタ拡散
層１１７が埋め込まれている。Ｎ+型コレクタ拡散層１
１６、Ｐ+型外部ベース拡散層１１４、Ｎ+型エミッタ拡
散層１１７は、それぞれＮ型エピタキシャル層１０２の
表面に露出しており、これらによってＮＰＮトランジス
タ１２１が構成されている。
【０００８】Ｎ型エピタキシャル層１０２の表面および
Ｐ+型分離拡散層１１３の表面には、酸化物層１１９が
積層されている。そして、フォトダイオード１２０で
は、酸化物層１１９に設けられたコンタクトホールを介
してアノード電極１０４がＰ+型分離拡散層１１３に接
続されるとともに、カソード電極１０５がＮ型エピタキ
シャル層１０２に接続されている。一方、ＮＰＮトラン
ジスタ１２１では、同様に、酸化物層１１９に設けられ
たコンタクトホールを介して回路部電極１１８、１２
２、１２３がそれぞれＰ+型外部ベース拡散層１１４、
Ｎ+型エミッタ拡散層１１７、Ｎ+型コレクタ拡散層１１
６に接続されている。
Ｐ+型分離拡散層１１３の表面には、酸化物層１１９が
積層されている。そして、フォトダイオード１２０で
は、酸化物層１１９に設けられたコンタクトホールを介
してアノード電極１０４がＰ+型分離拡散層１１３に接
続されるとともに、カソード電極１０５がＮ型エピタキ
シャル層１０２に接続されている。一方、ＮＰＮトラン
ジスタ１２１では、同様に、酸化物層１１９に設けられ
たコンタクトホールを介して回路部電極１１８、１２
２、１２３がそれぞれＰ+型外部ベース拡散層１１４、
Ｎ+型エミッタ拡散層１１７、Ｎ+型コレクタ拡散層１１
６に接続されている。
【０００９】フォトダイオード１２０では、酸化物層１
１９表面に光が照射されると、ＰＮ接合領域１０３に光
キャリアが発生し、アノード電極１０４とカソード電極
１０５との間に電流が流れる。
１９表面に光が照射されると、ＰＮ接合領域１０３に光
キャリアが発生し、アノード電極１０４とカソード電極
１０５との間に電流が流れる。
【００１０】
【発明が解決しようとする課題】このような構成の半導
体装置では、フォトダイオード１２０のアノード電極１
０４およびカソード電極１０５がウエハ表面に形成され
ているため、フォトダイオード１２０の高速動作を図る
には、Ｐ-型シリコン基板１０１内で発生した光キャリ
アが拡散によって移動するのを防止する必要がある。し
たがって、ＰＮ接合領域１０３の空乏層を大きく拡げる
必要があり、必然的にＰ-型シリコン基板１０１の不純
物濃度を低くして、フォトダイオード１２０におけるＰ
Ｎ接合領域１０３の接合容量を小さくしなければならな
い。また、フォトダイオード１２０の高速動作には、フ
ォトダイオード１２０を構成する各部分の抵抗成分から
成る直列抵抗を小さくする必要があり、このために、Ｐ
-型シリコン基板１０１に代えて、Ｐ+型シリコン基板上
にＰ-型エピタキシャル層を積層させた構造を用いる場
合もある。
体装置では、フォトダイオード１２０のアノード電極１
０４およびカソード電極１０５がウエハ表面に形成され
ているため、フォトダイオード１２０の高速動作を図る
には、Ｐ-型シリコン基板１０１内で発生した光キャリ
アが拡散によって移動するのを防止する必要がある。し
たがって、ＰＮ接合領域１０３の空乏層を大きく拡げる
必要があり、必然的にＰ-型シリコン基板１０１の不純
物濃度を低くして、フォトダイオード１２０におけるＰ
Ｎ接合領域１０３の接合容量を小さくしなければならな
い。また、フォトダイオード１２０の高速動作には、フ
ォトダイオード１２０を構成する各部分の抵抗成分から
成る直列抵抗を小さくする必要があり、このために、Ｐ
-型シリコン基板１０１に代えて、Ｐ+型シリコン基板上
にＰ-型エピタキシャル層を積層させた構造を用いる場
合もある。
【００１１】しかしながら、フォトダイオード１２０の
アノード部において、Ｐ-型シリコン基板１０１におけ
る抵抗成分ｒ２と、アノード電極１０４に接続されたＰ
+型分離拡散層１１３およびＰ+型埋め込み分離拡散層１
１１の抵抗成分ｒ１との直列抵抗（ｒ１＋ｒ２）によっ
て、フォトダイオード１２０の応答速度が低下するおそ
れがある。
アノード部において、Ｐ-型シリコン基板１０１におけ
る抵抗成分ｒ２と、アノード電極１０４に接続されたＰ
+型分離拡散層１１３およびＰ+型埋め込み分離拡散層１
１１の抵抗成分ｒ１との直列抵抗（ｒ１＋ｒ２）によっ
て、フォトダイオード１２０の応答速度が低下するおそ
れがある。
【００１２】Ｐ+型分離拡散層１１３およびＰ+型埋め込
み分離拡散層１１１の抵抗成分ｒ１を低減するために
は、Ｐ+型埋め込み分離拡散層１１１およびＰ+型分離拡
散層１１３の面積を大きくする必要があり、チップ面積
を増大するおそれがある。また、Ｐ-型シリコン基板１
０１における抵抗成分ｒ２を低減するためには、Ｐ+型
シリコン基板の不純物濃度を高くすればよいが、フォト
ダイオード１２０の面積が大きい場合、抵抗成分ｒ２が
増大するおそれがある。さらに、後工程でのオートドー
ピングによる寄生容量の増加、表面反転、結晶欠陥等の
発生による歩留低下等のおそれもある。
み分離拡散層１１１の抵抗成分ｒ１を低減するために
は、Ｐ+型埋め込み分離拡散層１１１およびＰ+型分離拡
散層１１３の面積を大きくする必要があり、チップ面積
を増大するおそれがある。また、Ｐ-型シリコン基板１
０１における抵抗成分ｒ２を低減するためには、Ｐ+型
シリコン基板の不純物濃度を高くすればよいが、フォト
ダイオード１２０の面積が大きい場合、抵抗成分ｒ２が
増大するおそれがある。さらに、後工程でのオートドー
ピングによる寄生容量の増加、表面反転、結晶欠陥等の
発生による歩留低下等のおそれもある。
【００１３】本発明は、このような課題を解決するもの
であり、その目的は、基板からの不純物元素のオートド
ーピングを防止しながら、フォトダイオード部における
アノード部の直列抵抗を低下させ、フォトダイオードの
応答速度を向上させた半導体装置およびその製造方法を
提供することにある。
であり、その目的は、基板からの不純物元素のオートド
ーピングを防止しながら、フォトダイオード部における
アノード部の直列抵抗を低下させ、フォトダイオードの
応答速度を向上させた半導体装置およびその製造方法を
提供することにある。
【００１４】
【課題を解決するための手段】半発明の半導体装置は、
第１導電型半導体層上に、第１導電型分離拡散層により
複数に分割された第２導電型半導体層が積層されて、隣
接する第２導電型半導体層の領域に、受光素子部および
信号処理回路素子部がそれぞれ設けられた半導体装置で
あって、該受光素子部の一方の電極が該第１導電型半導
体層の下面に設けられており、該受光素子部の他方の電
極が該第２導電型半導体層上に設けられていることを特
徴とする。
第１導電型半導体層上に、第１導電型分離拡散層により
複数に分割された第２導電型半導体層が積層されて、隣
接する第２導電型半導体層の領域に、受光素子部および
信号処理回路素子部がそれぞれ設けられた半導体装置で
あって、該受光素子部の一方の電極が該第１導電型半導
体層の下面に設けられており、該受光素子部の他方の電
極が該第２導電型半導体層上に設けられていることを特
徴とする。
【００１５】前記第１導電型半導体層は、第１導電型高
不純物濃度半導体層上に第１導電型低不純物濃度半導体
層が形成されている。
不純物濃度半導体層上に第１導電型低不純物濃度半導体
層が形成されている。
【００１６】前記第１導電型半導体層は、第１導電型高
不純物濃度半導体層上に第１導電型高不純物濃度埋め込
み半導体層が形成され、さらに、該第１導電型高不純物
濃度埋め込み半導体層上に第１導電型低不純物濃度半導
体層が形成されている。
不純物濃度半導体層上に第１導電型高不純物濃度埋め込
み半導体層が形成され、さらに、該第１導電型高不純物
濃度埋め込み半導体層上に第１導電型低不純物濃度半導
体層が形成されている。
【００１７】前記第１導電型高不純物濃度半導体層の不
純物濃度が１×１０18以上である。
純物濃度が１×１０18以上である。
【００１８】前記第１導電型低不純物濃度半導体層の不
純物濃度が１×１０15以下である。
純物濃度が１×１０15以下である。
【００１９】本発明の半導体装置の製造方法は、第１導
電型高不純物濃度半導体層の一方の面にＣＡＰ層を形成
する工程と、該ＣＡＰ層が形成された該第１導電型高不
純物濃度半導体層の他方の面に第１導電型低不純物濃度
半導体層を形成する工程と、該第１導電型低不純物濃度
半導体層上に第２導電型半導体層を形成し、該第２導電
型半導体層を複数の第１導電型分離拡散層により複数に
分割して、受光素子部および信号処理回路素子部を形成
する工程と、該ＣＡＰ層を除去する工程と、該第１導電
型高不純物濃度半導体層の一方の面に金属層を形成する
工程と、を包含することを特徴とする。
電型高不純物濃度半導体層の一方の面にＣＡＰ層を形成
する工程と、該ＣＡＰ層が形成された該第１導電型高不
純物濃度半導体層の他方の面に第１導電型低不純物濃度
半導体層を形成する工程と、該第１導電型低不純物濃度
半導体層上に第２導電型半導体層を形成し、該第２導電
型半導体層を複数の第１導電型分離拡散層により複数に
分割して、受光素子部および信号処理回路素子部を形成
する工程と、該ＣＡＰ層を除去する工程と、該第１導電
型高不純物濃度半導体層の一方の面に金属層を形成する
工程と、を包含することを特徴とする。
【００２０】前記ＣＡＰ層がＳｉＯ2層、ポリシリコン
層、Ｓｉエピタキシャル層、張り合わせＳｉ層、また
は、ＳｉＮ層のいずれかである。
層、Ｓｉエピタキシャル層、張り合わせＳｉ層、また
は、ＳｉＮ層のいずれかである。
【００２１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２２】図１は、本発明の実施形態である半導体装
置の構成を示す断面図である。図１に示す半導体装置
は、ウエハであるＰ+型シリコン基板６上にＰ-型シリコ
ン層７が積層され、Ｐ-型シリコン層７上に、Ｎ型エピ
タキシャル層２が積層されている。Ｐ-型シリコン層７
の上部には、適当な間隔を開けて、Ｐ+型埋め込み分離
拡散層１１が埋め込まれるように設けられており、各Ｐ
+型埋め込み分離拡散層１１上には、Ｎ型エピタキシャ
ル層２を分離するようにＰ+型分離拡散層１３がそれぞ
れ積層されている。そして、Ｐ+型埋め込み分離拡散層
１１およびＰ+型分離拡散層１３にて電気的に分離され
た領域にフォトダイオード２０およびＮＰＮトランジス
タ２１が形成されている。
置の構成を示す断面図である。図１に示す半導体装置
は、ウエハであるＰ+型シリコン基板６上にＰ-型シリコ
ン層７が積層され、Ｐ-型シリコン層７上に、Ｎ型エピ
タキシャル層２が積層されている。Ｐ-型シリコン層７
の上部には、適当な間隔を開けて、Ｐ+型埋め込み分離
拡散層１１が埋め込まれるように設けられており、各Ｐ
+型埋め込み分離拡散層１１上には、Ｎ型エピタキシャ
ル層２を分離するようにＰ+型分離拡散層１３がそれぞ
れ積層されている。そして、Ｐ+型埋め込み分離拡散層
１１およびＰ+型分離拡散層１３にて電気的に分離され
た領域にフォトダイオード２０およびＮＰＮトランジス
タ２１が形成されている。
【００２３】フォトダイオード２０は、Ｐ+型シリコン
基板６上に積層されたＰ-型シリコン層７とＮ型エピタ
キシャル層２との界面に形成されるＰＮ接合領域３を利
用して、フォトダイオード２０を形成している。
基板６上に積層されたＰ-型シリコン層７とＮ型エピタ
キシャル層２との界面に形成されるＰＮ接合領域３を利
用して、フォトダイオード２０を形成している。
【００２４】一方、ＮＰＮトランジスタ２１では、Ｐ+
型シリコン基板６上に積層されたＰ-型シリコン層７上
のＮ型エピタキシャル層２との境界部分にＮ+型埋め込
み層１２が形成されており、Ｎ+型埋め込み層１２の端
部よりＮ型エピタキシャル層２の表面に向かって、Ｎ+
型コレクタ拡散層１６が形成されている。さらに、ＮＰ
Ｎトランジスタ２１のＮ型エピタキシャル層２の上部に
は、Ｐ+型外部ベース拡散層１４およびＰ-型内部ベース
拡散層１５が水平方向に連続して埋め込まれており、Ｐ
-型内部ベース拡散層１５の上部にＮ+型エミッタ拡散層
１７が埋め込まれている。Ｎ+型コレクタ拡散層１６、
Ｐ+型外部ベース拡散層１４、Ｎ+型エミッタ拡散層１７
は、それぞれＮ型エピタキシャル層２の表面に露出して
おり、これらによってＮＰＮトランジスタ２１が構成さ
れている。
型シリコン基板６上に積層されたＰ-型シリコン層７上
のＮ型エピタキシャル層２との境界部分にＮ+型埋め込
み層１２が形成されており、Ｎ+型埋め込み層１２の端
部よりＮ型エピタキシャル層２の表面に向かって、Ｎ+
型コレクタ拡散層１６が形成されている。さらに、ＮＰ
Ｎトランジスタ２１のＮ型エピタキシャル層２の上部に
は、Ｐ+型外部ベース拡散層１４およびＰ-型内部ベース
拡散層１５が水平方向に連続して埋め込まれており、Ｐ
-型内部ベース拡散層１５の上部にＮ+型エミッタ拡散層
１７が埋め込まれている。Ｎ+型コレクタ拡散層１６、
Ｐ+型外部ベース拡散層１４、Ｎ+型エミッタ拡散層１７
は、それぞれＮ型エピタキシャル層２の表面に露出して
おり、これらによってＮＰＮトランジスタ２１が構成さ
れている。
【００２５】Ｎ型エピタキシャル層２の表面およびＰ+
型分離拡散層１３の表面には、酸化物層１９が積層され
ている。そして、フォトダイオード２０には、酸化物層
１９に設けられたコンタクトホールを介してカソード電
極５がＮ型エピタキシャル層２に接続されるとともに、
Ｐ+型シリコン基板６の下面にアノードとなるＡｕ電極
９が形成されている。一方、ＮＰＮトランジスタ２１で
は、同様に、酸化物層１９に設けられたコンタクトホー
ルを介して回路部電極１８、２２、２３がそれぞれＰ+
型外部ベース拡散層１４、Ｎ+型エミッタ拡散層１７、
Ｎ+型コレクタ拡散層１６に接続されている。
型分離拡散層１３の表面には、酸化物層１９が積層され
ている。そして、フォトダイオード２０には、酸化物層
１９に設けられたコンタクトホールを介してカソード電
極５がＮ型エピタキシャル層２に接続されるとともに、
Ｐ+型シリコン基板６の下面にアノードとなるＡｕ電極
９が形成されている。一方、ＮＰＮトランジスタ２１で
は、同様に、酸化物層１９に設けられたコンタクトホー
ルを介して回路部電極１８、２２、２３がそれぞれＰ+
型外部ベース拡散層１４、Ｎ+型エミッタ拡散層１７、
Ｎ+型コレクタ拡散層１６に接続されている。
【００２６】本発明の半導体装置は、フォトダイオード
２０およびＮＰＮトランジスタ２１が、Ｐ-型シリコン
層７を介して、金属電極とオーミックコンタクトが可能
となる不純物濃度を有するＰ+型シリコン基板６上に形
成されており、Ｐ+型シリコン基板６の下面にフォトダ
イオード部のアノードとなるＡｕ電極９がフォトダイオ
ード２０領域およびＮＰＮトランジスタ２１領域の全面
にわたって形成されている。
２０およびＮＰＮトランジスタ２１が、Ｐ-型シリコン
層７を介して、金属電極とオーミックコンタクトが可能
となる不純物濃度を有するＰ+型シリコン基板６上に形
成されており、Ｐ+型シリコン基板６の下面にフォトダ
イオード部のアノードとなるＡｕ電極９がフォトダイオ
ード２０領域およびＮＰＮトランジスタ２１領域の全面
にわたって形成されている。
【００２７】このような構成半導体装置のフォトダイオ
ード２０では、酸化物層１９に光が照射されると、ＰＮ
接合領域３に光キャリアが発生し、発生した光キャリア
が移動することにより、アノードであるＡｕ電極９とカ
ソード電極５との間に電流が流れる。この場合、フォト
ダイオード２０のアノード部に生じる抵抗成分は、Ｐ +
型シリコン基板６における抵抗成分（ｒ３）のみとな
り、図５に示す従来の半導体装置のフォトダイオード１
２０のアノード部であるＰ+型埋め込み分離拡散層１１
１およびＰ+型分離拡散層１１３と、Ｐ-型シリコン基板
１０１とに生じる直列抵抗（ｒ１＋ｒ２）と比較して、
アノード部における抵抗成分を低減させることができる
（ｒ３＜ｒ１＋ｒ２）。この結果、フォトダイオード２
０の応答速度が向上し、フォトダイオード２０からの光
電変換信号が迅速にＮＰＮトランジスタ２１等によって
処理されることにより、半導体装置の高速動作が図れ
る。
ード２０では、酸化物層１９に光が照射されると、ＰＮ
接合領域３に光キャリアが発生し、発生した光キャリア
が移動することにより、アノードであるＡｕ電極９とカ
ソード電極５との間に電流が流れる。この場合、フォト
ダイオード２０のアノード部に生じる抵抗成分は、Ｐ +
型シリコン基板６における抵抗成分（ｒ３）のみとな
り、図５に示す従来の半導体装置のフォトダイオード１
２０のアノード部であるＰ+型埋め込み分離拡散層１１
１およびＰ+型分離拡散層１１３と、Ｐ-型シリコン基板
１０１とに生じる直列抵抗（ｒ１＋ｒ２）と比較して、
アノード部における抵抗成分を低減させることができる
（ｒ３＜ｒ１＋ｒ２）。この結果、フォトダイオード２
０の応答速度が向上し、フォトダイオード２０からの光
電変換信号が迅速にＮＰＮトランジスタ２１等によって
処理されることにより、半導体装置の高速動作が図れ
る。
【００２８】図２は、本発明の他の実施形態である半導
体装置の構成を示す断面図である。図２に示す半導体装
置は、Ｐ+型シリコン基板６上にＰ++型埋め込み拡散層
８が積層され、Ｐ++型埋め込み拡散層８上にＰ-型シリ
コン層７が積層されている。その他の構成は、図１に示
す半導体装置と同様であり、フォトダイオード２０およ
びＮＰＮトランジスタ２１がＰ++型埋め込み拡散層８お
よびＰ-型シリコン層７を介して金属電極とオーミック
コンタクトが可能となる不純物濃度を有するＰ +型シリ
コン基板６上に形成されて、Ｐ+型シリコン基板６の下
面にフォトダイオード部のアノードとなるＡｕ電極９が
フォトダイオード２０領域およびＮＰＮトランジスタ２
１領域の全面にわたって形成されている。このような構
造のフォトダイオード２０でも、図１の半導体装置と同
様に、アノード部に生じる抵抗成分は、Ｐ+型シリコン
基板６における抵抗成分（ｒ３）のみとなり、図５に示
す従来の半導体装置のフォトダイオード１２０のアノー
ド部であるＰ+型埋め込み分離拡散層１１１およびＰ+型
分離拡散層１１３と、Ｐ-型シリコン基板１０１とに生
じる直列抵抗（ｒ１＋ｒ２）と比較して、アノード部の
抵抗成分を低減させることができる（ｒ３＜ｒ１＋ｒ
２）。この結果、フォトダイオード部の応答速度が向上
し、フォトダイオード２０からの光電変換信号がＮＰＮ
トランジスタ２１によって処理されて、半導体装置の高
速動作が図れる。
体装置の構成を示す断面図である。図２に示す半導体装
置は、Ｐ+型シリコン基板６上にＰ++型埋め込み拡散層
８が積層され、Ｐ++型埋め込み拡散層８上にＰ-型シリ
コン層７が積層されている。その他の構成は、図１に示
す半導体装置と同様であり、フォトダイオード２０およ
びＮＰＮトランジスタ２１がＰ++型埋め込み拡散層８お
よびＰ-型シリコン層７を介して金属電極とオーミック
コンタクトが可能となる不純物濃度を有するＰ +型シリ
コン基板６上に形成されて、Ｐ+型シリコン基板６の下
面にフォトダイオード部のアノードとなるＡｕ電極９が
フォトダイオード２０領域およびＮＰＮトランジスタ２
１領域の全面にわたって形成されている。このような構
造のフォトダイオード２０でも、図１の半導体装置と同
様に、アノード部に生じる抵抗成分は、Ｐ+型シリコン
基板６における抵抗成分（ｒ３）のみとなり、図５に示
す従来の半導体装置のフォトダイオード１２０のアノー
ド部であるＰ+型埋め込み分離拡散層１１１およびＰ+型
分離拡散層１１３と、Ｐ-型シリコン基板１０１とに生
じる直列抵抗（ｒ１＋ｒ２）と比較して、アノード部の
抵抗成分を低減させることができる（ｒ３＜ｒ１＋ｒ
２）。この結果、フォトダイオード部の応答速度が向上
し、フォトダイオード２０からの光電変換信号がＮＰＮ
トランジスタ２１によって処理されて、半導体装置の高
速動作が図れる。
【００２９】フォトダイオード２０の応答速度は、フォ
トダイオード２０のＰＮ接合領域３に形成される接合容
量（Ｃｊ）、および、フォトダイオード２０を構成する
各部分の抵抗成分によって決定される直列抵抗（Ｒｓ）
に依存し、２π×Ｃｊ×Ｒｓに反比例する。したがっ
て、フォトダイオード２０のこれらの接合容量（Ｃｊ）
および直列抵抗（Ｒｓ）を低減させると、フォトダイオ
ード部の応答速度が、向上する。
トダイオード２０のＰＮ接合領域３に形成される接合容
量（Ｃｊ）、および、フォトダイオード２０を構成する
各部分の抵抗成分によって決定される直列抵抗（Ｒｓ）
に依存し、２π×Ｃｊ×Ｒｓに反比例する。したがっ
て、フォトダイオード２０のこれらの接合容量（Ｃｊ）
および直列抵抗（Ｒｓ）を低減させると、フォトダイオ
ード部の応答速度が、向上する。
【００３０】フォトダイオード２０の応答速度を、向上
させるために、図１に示す半導体装置では、Ｐ+型シリ
コン基板６上にＰ-型シリコン層７が積層され、図２に
示す半導体装置では、Ｐ+型シリコン基板６上にＰ++型
埋め込み拡散層８が積層され、Ｐ++型埋め込み拡散層８
上にＰ-型シリコン層７が積層されて、それぞれＰ-型シ
リコン層７上にＮ型エピキシャル層２を形成し、Ｎ型エ
ピキシャル層２と不純物濃度の低い（１×１０15以下）
Ｐ-型シリコン層７との界面のＰＮ接合領域３を有する
フォトダイオード２０を形成している。このフォトダイ
オード２０に電圧を印加して、ＰＮ接合領域３に生じる
空乏層の幅を大きくすることにより接合容量（Ｃｊ）を
低下させることができ、さらに、不純物濃度の高い（１
×１０18以上）Ｐ+型シリコン基板６の下面にアノード
となるＡｕ電極９を形成することにより、フォトダイオ
ード２０のアノード部の抵抗成分によって決定される直
列抵抗も低下させることができる。
させるために、図１に示す半導体装置では、Ｐ+型シリ
コン基板６上にＰ-型シリコン層７が積層され、図２に
示す半導体装置では、Ｐ+型シリコン基板６上にＰ++型
埋め込み拡散層８が積層され、Ｐ++型埋め込み拡散層８
上にＰ-型シリコン層７が積層されて、それぞれＰ-型シ
リコン層７上にＮ型エピキシャル層２を形成し、Ｎ型エ
ピキシャル層２と不純物濃度の低い（１×１０15以下）
Ｐ-型シリコン層７との界面のＰＮ接合領域３を有する
フォトダイオード２０を形成している。このフォトダイ
オード２０に電圧を印加して、ＰＮ接合領域３に生じる
空乏層の幅を大きくすることにより接合容量（Ｃｊ）を
低下させることができ、さらに、不純物濃度の高い（１
×１０18以上）Ｐ+型シリコン基板６の下面にアノード
となるＡｕ電極９を形成することにより、フォトダイオ
ード２０のアノード部の抵抗成分によって決定される直
列抵抗も低下させることができる。
【００３１】尚、Ｐ+型シリコン基板６の不純物濃度
は、Ａｕ等の電極材料と良好なオーミックコンタクトを
確保するために、１×ｌ０18以上にする必要があり、そ
の不純物濃度において、直列抵抗の抵抗値は、数Ω以下
まで低減できる。
は、Ａｕ等の電極材料と良好なオーミックコンタクトを
確保するために、１×ｌ０18以上にする必要があり、そ
の不純物濃度において、直列抵抗の抵抗値は、数Ω以下
まで低減できる。
【００３２】図３（ａ）〜（ｃ）および図４（ａ）〜
（ｆ）は、それぞれ図１に示す半導体装置の製造方法に
おける各工程を示す断面図である。
（ｆ）は、それぞれ図１に示す半導体装置の製造方法に
おける各工程を示す断面図である。
【００３３】図３（ａ）に示すように、まず、フォトダ
イオード２０およびＮＰＮトランジスタ２１を形成する
ための不純物濃度が１×１０18以上であるＰ+型シリコ
ン基板６をウエハとして準備する。
イオード２０およびＮＰＮトランジスタ２１を形成する
ための不純物濃度が１×１０18以上であるＰ+型シリコ
ン基板６をウエハとして準備する。
【００３４】次に、図３（ｂ）に示すように、ウエハで
あるＰ+型シリコン基板６の下面にＣＡＰ層１０とし
て、ポリシリコン層、Ｓｉエピタキシャル層、ＳｉＯ2
層、ＳｉＮ層、張り合わせＳｉ層等を形成する。ＣＡＰ
層１０は、Ｐ+型シリコン基板６上にＰ-型シリコン層７
を形成する際、および、この工程以降のＮ型エピタキシ
ャル層３の形成、酸化処理、アニール処理等の熱処理工
程におけるＰ+型シリコン基板６の下面からのＰ型不純
物元素のオートドーピングを防止するために設けられ
る。ＣＡＰ層１０の膜厚の上限は、ＣＡＰ層１０が形成
された以降の工程において、膜応力によってウエハのそ
りおよび結晶欠陥が発生しない範囲に基づいて規定さ
れ、膜厚の下限は、ＣＡＰ層１０が形成された以降の工
程において、膜べりおよび熱処理によってＣＡＰ層１０
中をＰ型不純物元素が拡散してアウトディフュージョン
が生じない範囲に基づいて規定される。ＣＡＰ層１０の
膜厚は、ＣＡＰ層１０のを構成する材料に応じて適宜、
設定される。
あるＰ+型シリコン基板６の下面にＣＡＰ層１０とし
て、ポリシリコン層、Ｓｉエピタキシャル層、ＳｉＯ2
層、ＳｉＮ層、張り合わせＳｉ層等を形成する。ＣＡＰ
層１０は、Ｐ+型シリコン基板６上にＰ-型シリコン層７
を形成する際、および、この工程以降のＮ型エピタキシ
ャル層３の形成、酸化処理、アニール処理等の熱処理工
程におけるＰ+型シリコン基板６の下面からのＰ型不純
物元素のオートドーピングを防止するために設けられ
る。ＣＡＰ層１０の膜厚の上限は、ＣＡＰ層１０が形成
された以降の工程において、膜応力によってウエハのそ
りおよび結晶欠陥が発生しない範囲に基づいて規定さ
れ、膜厚の下限は、ＣＡＰ層１０が形成された以降の工
程において、膜べりおよび熱処理によってＣＡＰ層１０
中をＰ型不純物元素が拡散してアウトディフュージョン
が生じない範囲に基づいて規定される。ＣＡＰ層１０の
膜厚は、ＣＡＰ層１０のを構成する材料に応じて適宜、
設定される。
【００３５】次に、図３（ｃ）に示すように、Ｐ+型シ
リコン基板６上に、不純物濃度が１×１０15以下である
Ｐ-型シリコン層７をエピタキシャル成長によって形成
する。Ｐ-型シリコン層７の膜厚は、Ｐ+型シリコン基板
６上に、Ｐ-型シリコン層７を形成後の熱処理等の工程
プロセスにより、Ｐ+型シリコン基板６からボロン等の
不純物元素がＰ-型シリコン層７に拡散した場合に、フ
ォトダイオード２０に電圧を印加した場合のＰＮ接合領
域３の空乏層幅による接合容量が規定値以内になるよう
に設定される。
リコン基板６上に、不純物濃度が１×１０15以下である
Ｐ-型シリコン層７をエピタキシャル成長によって形成
する。Ｐ-型シリコン層７の膜厚は、Ｐ+型シリコン基板
６上に、Ｐ-型シリコン層７を形成後の熱処理等の工程
プロセスにより、Ｐ+型シリコン基板６からボロン等の
不純物元素がＰ-型シリコン層７に拡散した場合に、フ
ォトダイオード２０に電圧を印加した場合のＰＮ接合領
域３の空乏層幅による接合容量が規定値以内になるよう
に設定される。
【００３６】次に、図４（ａ）に示すように、Ｐ-型シ
リコン層７上にフォトレジストによってパターン形成を
行い、フォトダイオード２０およびＮＰＮトランジスタ
２１の分離を形成するための所定の領域に、１×１０14
程度のドーズ量で、不純物元素のボロン（Ｂ）をイオン
注入して、Ｐ+型埋め込み分離拡散層１１を形成し、さ
らに、ＮＰＮトランジスタ２１の直列抵抗を低減するた
めに、１×１０15程度のドーズ量で、不純物元素の砒素
（Ａｓ）をイオン注入して、Ｎ+型埋め込み層１２を形
成する。
リコン層７上にフォトレジストによってパターン形成を
行い、フォトダイオード２０およびＮＰＮトランジスタ
２１の分離を形成するための所定の領域に、１×１０14
程度のドーズ量で、不純物元素のボロン（Ｂ）をイオン
注入して、Ｐ+型埋め込み分離拡散層１１を形成し、さ
らに、ＮＰＮトランジスタ２１の直列抵抗を低減するた
めに、１×１０15程度のドーズ量で、不純物元素の砒素
（Ａｓ）をイオン注入して、Ｎ+型埋め込み層１２を形
成する。
【００３７】次に、図４（ｂ）に示すように、表面にＰ
+型埋め込み分離拡散層１１およびＮ+型埋め込み層１２
が形成されたＰ-型シリコン層７上に、比抵抗が数Ω程
度、厚みが１μｍ〜３μｍ程度であるＮ型エピタキシャ
ル層２を形成する。
+型埋め込み分離拡散層１１およびＮ+型埋め込み層１２
が形成されたＰ-型シリコン層７上に、比抵抗が数Ω程
度、厚みが１μｍ〜３μｍ程度であるＮ型エピタキシャ
ル層２を形成する。
【００３８】次に、図４（ｃ）に示すように、温度９０
０℃〜１０００℃程度の酸化処理を行った後、Ｎ型エピ
タキシャル層２上にフォトレジストによりパターン形成
して所定の領域に所定の不純物元素をイオン注入を行う
ことによって、素子分離用のＰ+型分離拡散層１３、Ｎ
ＰＮトランジスタ２１のＰ+型外部ベース拡散層１４、
Ｐ+型内部ベース拡散層１５、Ｎ+型コレクタ拡散層１
６、Ｎ+型エミッタ拡散層１７を順番に形成し、温度７
００℃程度のアニール処理によって結晶状態の回復を図
り、その後、温度９００℃〜１０００℃程度の熱処理に
よって、Ｐ+型分離拡散層１３、Ｐ+型外部ベース拡散層
１４、Ｐ+型内部ベース拡散層１５、Ｎ+型コレクタ拡散
層１６、Ｎ+型エミッタ拡散層１７において所定の不純
物濃度プロファイルを形成する。
０℃〜１０００℃程度の酸化処理を行った後、Ｎ型エピ
タキシャル層２上にフォトレジストによりパターン形成
して所定の領域に所定の不純物元素をイオン注入を行う
ことによって、素子分離用のＰ+型分離拡散層１３、Ｎ
ＰＮトランジスタ２１のＰ+型外部ベース拡散層１４、
Ｐ+型内部ベース拡散層１５、Ｎ+型コレクタ拡散層１
６、Ｎ+型エミッタ拡散層１７を順番に形成し、温度７
００℃程度のアニール処理によって結晶状態の回復を図
り、その後、温度９００℃〜１０００℃程度の熱処理に
よって、Ｐ+型分離拡散層１３、Ｐ+型外部ベース拡散層
１４、Ｐ+型内部ベース拡散層１５、Ｎ+型コレクタ拡散
層１６、Ｎ+型エミッタ拡散層１７において所定の不純
物濃度プロファイルを形成する。
【００３９】次に、図４（ｄ）に示すように、Ｐ+型分
離拡散層１３、Ｐ+型外部ベース拡散層１４、Ｐ+型内部
ベース拡散層１５、Ｎ+型コレクタ拡散層１６、Ｎ+型エ
ミッタ拡散層１７等が形成されたＮ型エピタキシャル層
２上に、プラズマＣＶＤ等によって、コンタクトホール
を設けた厚み０．５μｍ程度の表面保護用の酸化物層１
９を形成し、フォトダイオード２０のコンタクトホール
には、Ａｌ−Ｓｉのカソード電極５を形成し、ＮＰＮト
ランジスタ２１のコンタクトホールには、Ｐ+型外部ベ
ース拡散層１４、Ｎ+型コレクタ拡散層１６、Ｎ+型エミ
ッタ拡散層１７とそれぞれ接続される回路部電極１８、
２３、２２を形成する。
離拡散層１３、Ｐ+型外部ベース拡散層１４、Ｐ+型内部
ベース拡散層１５、Ｎ+型コレクタ拡散層１６、Ｎ+型エ
ミッタ拡散層１７等が形成されたＮ型エピタキシャル層
２上に、プラズマＣＶＤ等によって、コンタクトホール
を設けた厚み０．５μｍ程度の表面保護用の酸化物層１
９を形成し、フォトダイオード２０のコンタクトホール
には、Ａｌ−Ｓｉのカソード電極５を形成し、ＮＰＮト
ランジスタ２１のコンタクトホールには、Ｐ+型外部ベ
ース拡散層１４、Ｎ+型コレクタ拡散層１６、Ｎ+型エミ
ッタ拡散層１７とそれぞれ接続される回路部電極１８、
２３、２２を形成する。
【００４０】次に、図４（ｅ）に示すように、ウエハで
あるＰ+型シリコン基板６の下面に形成されているＣＡ
Ｐ層１０を表面研磨装置等によって除去する。
あるＰ+型シリコン基板６の下面に形成されているＣＡ
Ｐ層１０を表面研磨装置等によって除去する。
【００４１】次に、図４（ｆ）に示すように、ウエハで
あるＰ+型シリコン基板６の下面に、スパッタリングに
よってＡｕ電極９を形成し、温度３５０℃〜４００℃程
度のシンターリングを行う。これにより、図１に示す半
導体装置が得られる。
あるＰ+型シリコン基板６の下面に、スパッタリングに
よってＡｕ電極９を形成し、温度３５０℃〜４００℃程
度のシンターリングを行う。これにより、図１に示す半
導体装置が得られる。
【００４２】
【発明の効果】本発明の半導体装置は、第１導電型半導
体層上に、第１導電型分離拡散層によって分割された第
２導電型半導体層が積層され、隣接する第２導電型半導
体層の領域に、受光素子部および信号処理回路素子部が
それぞれ設けられており、受光素子部の一方の電極が該
第１導電型半導体層の下面に設けられて、受光素子部の
他方の電極が第２導電型半導体層上に設けられているこ
とによって、フォトダイオード部におけるアノード部の
直列抵抗を低下させ、フォトダイオードの応答速度を向
上させることができる。
体層上に、第１導電型分離拡散層によって分割された第
２導電型半導体層が積層され、隣接する第２導電型半導
体層の領域に、受光素子部および信号処理回路素子部が
それぞれ設けられており、受光素子部の一方の電極が該
第１導電型半導体層の下面に設けられて、受光素子部の
他方の電極が第２導電型半導体層上に設けられているこ
とによって、フォトダイオード部におけるアノード部の
直列抵抗を低下させ、フォトダイオードの応答速度を向
上させることができる。
【００４３】また、本発明の半導体装置の製造方法は、
第１導電型高不純物濃度半導体層の一方の面にＣＡＰ層
を形成することにより、第１導電型低不純物濃度半導体
層上に第２導電型半導体層を形成し、該第２導電型半導
体層を複数の第１導電型分離拡散層により複数に分割し
て、受光素子部および信号処理回路素子部を形成する工
程でのアニール処理等の熱処理において、第１導電型高
不純物濃度半導体層基板からの不純物元素のオートドー
ピングを防止することが可能となる。
第１導電型高不純物濃度半導体層の一方の面にＣＡＰ層
を形成することにより、第１導電型低不純物濃度半導体
層上に第２導電型半導体層を形成し、該第２導電型半導
体層を複数の第１導電型分離拡散層により複数に分割し
て、受光素子部および信号処理回路素子部を形成する工
程でのアニール処理等の熱処理において、第１導電型高
不純物濃度半導体層基板からの不純物元素のオートドー
ピングを防止することが可能となる。
【図１】本発明の実施形態である半導体装置の断面図で
ある。
ある。
【図２】本発明の他の実施形態である半導体装置の断面
図である。
図である。
【図３】（ａ）〜（ｃ）は、それぞれ本発明の実施形態
である半導体装置の製造方法における各工程を示す断面
図である。
である半導体装置の製造方法における各工程を示す断面
図である。
【図４】（ａ）〜（ｆ）は、それぞれ本発明の実施形態
である半導体装置の製造方法における各工程を示す断面
図である。
である半導体装置の製造方法における各工程を示す断面
図である。
【図５】従来の半導体装置の断面図である。
ｌ Ｐ-型シリコン基板 ２ Ｎ型エピタキシャル層 ３ ＰＮ接合領域 ５ カソード電極 ６ Ｐ+型シリコン基板 ７ Ｐ-型シリコン層 ８ Ｐ++型埋め込み拡散層 ９ Ａｕ電極 １０ ＣＡＰ層 １１ Ｐ+型埋め込み分離拡散層 １２ Ｎ+型埋め込み層 １３ Ｐ+型分離拡散層 １４ Ｐ+型外部ベース拡散層 １５ Ｐ-型内部ベース拡散層 １６ Ｎ+型コレクタ拡散層 １７ Ｎ+型エミッタ拡散層 １８ 回路部電極 １９ 酸化物層 ２０ フォトダイオード ２１ ＮＰＮトランジスタ ２２ 回路部電極 ２３ 回路部電極 ｌ０１ Ｐ-型シリコン基板 １０２ Ｎ型エピタキシャル層 １０３ ＰＮ接合領域 １０４ アノード電極 １０５ カソード電極 １１１ Ｐ+型埋め込み分離拡散層 １１２ Ｎ+型埋め込み層 １１３ Ｐ+型分離拡散層 １１４ Ｐ+型外部ベース拡散層 １１５ Ｐ-型内部ベース拡散層 １１６ Ｎ+型コレクタ拡散層 １１７ Ｎ+型エミッタ拡散層 １１８ 回路部電極 １１９ 酸化物層 １２０ フォトダイオード １２１ ＮＰＮトランジスタ １２２ 回路部電極 １２３ 回路部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/732 (72)発明者 笠松 利光 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 4M118 AA10 AB01 BA02 CA03 CB14 EA01 FC09 FC18 5F003 BB06 BC08 BJ12 5F049 MA02 NA03 NA14 NB01 NB08 PA09 PA10 PA11 QA15 RA10 SE05 SS03 5F082 AA06 AA08 BA02 BC01 BC11 EA10
Claims (7)
- 【請求項１】 第１導電型半導体層上に、第１導電型分
離拡散層により複数に分割された第２導電型半導体層が
積層されて、隣接する第２導電型半導体層の領域に、受
光素子部および信号処理回路素子部がそれぞれ設けられ
た半導体装置であって、 該受光素子部の一方の電極が該第１導電型半導体層の下
面に設けられており、該受光素子部の他方の電極が該第
２導電型半導体層上に設けられていることを特徴とする
半導体装置。 - 【請求項２】 前記第１導電型半導体層は、第１導電型
高不純物濃度半導体層上に第１導電型低不純物濃度半導
体層が形成されている請求項１に記載の半導体装置。 - 【請求項３】 前記第１導電型半導体層は、第１導電型
高不純物濃度半導体層上に第１導電型高不純物濃度埋め
込み半導体層が形成され、さらに、該第１導電型高不純
物濃度埋め込み半導体層上に第１導電型低不純物濃度半
導体層が形成されている請求項１に記載の半導体装置。 - 【請求項４】 前記第１導電型高不純物濃度半導体層の
不純物濃度が１×１０18以上である請求項２または３に
記載の半導体装置。 - 【請求項５】 前記第１導電型低不純物濃度半導体層の
不純物濃度が１×１０15以下である請求項２または３に
記載の半導体装置。 - 【請求項６】 第１導電型高不純物濃度半導体層の一方
の面にＣＡＰ層を形成する工程と、 該ＣＡＰ層が形成された該第１導電型高不純物濃度半導
体層の他方の面に第１導電型低不純物濃度半導体層を形
成する工程と、 該第１導電型低不純物濃度半導体層上に第２導電型半導
体層を形成し、該第２導電型半導体層を複数の第１導電
型分離拡散層により複数に分割して、受光素子部および
信号処理回路素子部を形成する工程と、 該ＣＡＰ層を除去する工程と、 該第１導電型高不純物濃度半導体層の一方の面に金属層
を形成する工程と、 を包含することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ＣＡＰ層がＳｉＯ2層、ポリシリコ
ン層、Ｓｉエピタキシャル層、張り合わせＳｉ層、Ｓｉ
Ｎ層のいずれかである請求項６に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125135A JP2002319698A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001125135A JP2002319698A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319698A true JP2002319698A (ja) | 2002-10-31 |
Family
ID=18974408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001125135A Pending JP2002319698A (ja) | 2001-04-23 | 2001-04-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015115396A1 (ja) * | 2014-01-31 | 2015-08-06 | 技術研究組合光電子融合基盤技術研究所 | ＳｉＧｅフォトダイオード |
| CN110010677A (zh) * | 2019-04-25 | 2019-07-12 | 江阴新顺微电子有限公司 | 一种改善结终端延伸结构三极管可靠性的器件结构及其制造方法 |
-
2001
- 2001-04-23 JP JP2001125135A patent/JP2002319698A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015115396A1 (ja) * | 2014-01-31 | 2015-08-06 | 技術研究組合光電子融合基盤技術研究所 | ＳｉＧｅフォトダイオード |
| CN110010677A (zh) * | 2019-04-25 | 2019-07-12 | 江阴新顺微电子有限公司 | 一种改善结终端延伸结构三极管可靠性的器件结构及其制造方法 |
| CN110010677B (zh) * | 2019-04-25 | 2024-02-13 | 江苏新顺微电子股份有限公司 | 一种改善结终端延伸结构三极管可靠性的器件结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920003442B1 (ko) | 반도체장치와 그 제조방법 | |
| JP4342142B2 (ja) | 半導体受光素子 | |
| US7358545B2 (en) | Bipolar junction transistor | |
| JP3122118B2 (ja) | 半導体装置 | |
| JP3918220B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10284753A (ja) | 半導体装置及びその製造方法 | |
| JP2001237452A (ja) | フォトダイオード及びフォトダイオードの製造方法 | |
| JPH1168146A (ja) | 受光素子を有する半導体装置とその製造方法 | |
| JP2002319698A (ja) | 半導体装置およびその製造方法 | |
| JP2004179469A (ja) | 光半導体装置 | |
| JPWO2002056381A1 (ja) | 半導体装置及びその製造方法 | |
| JP2700356B2 (ja) | 受光素子 | |
| JPH11354535A (ja) | 半導体装置およびその製造方法 | |
| JPH09331080A (ja) | 受光素子を含む半導体装置およびその製造方法 | |
| JPH10233525A (ja) | アバランシェフォトダイオード | |
| JPH04151874A (ja) | 半導体装置 | |
| JP4162412B2 (ja) | 光半導体集積回路装置 | |
| JP3553715B2 (ja) | 光半導体装置 | |
| JPS63199454A (ja) | 半導体装置 | |
| JP2000200894A (ja) | 回路内蔵型受光素子 | |
| JP2002141419A (ja) | 半導体装置 | |
| JPH04151871A (ja) | 半導体装置 | |
| JPH04151872A (ja) | 半導体装置 | |
| JPH04151873A (ja) | 半導体装置 | |
| JPH0918050A (ja) | 光半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061208 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071001 |