JP2815201B2 - Ｐｉｎホトダイオード - Google Patents
ＰｉｎホトダイオードInfo
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- JP2815201B2 JP2815201B2 JP1284191A JP28419189A JP2815201B2 JP 2815201 B2 JP2815201 B2 JP 2815201B2 JP 1284191 A JP1284191 A JP 1284191A JP 28419189 A JP28419189 A JP 28419189A JP 2815201 B2 JP2815201 B2 JP 2815201B2
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- Japan
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- conductivity
- pin photodiode
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光通信用受光素子等として広く利用されて
れるPINホトダイオードに関するものである。
れるPINホトダイオードに関するものである。
PINホトダイオードは、逆バイアスを印加したときの
空乏領域の伸びがPN構造のホトダイオードに比べて大き
い。そのため、相対的に拡散電流成分が少なくドリフト
電流成分が多くなり、また、接合容量が小さくなる。し
たがって、応答速度が速く、高速受光素子として広く用
いられている。
空乏領域の伸びがPN構造のホトダイオードに比べて大き
い。そのため、相対的に拡散電流成分が少なくドリフト
電流成分が多くなり、また、接合容量が小さくなる。し
たがって、応答速度が速く、高速受光素子として広く用
いられている。
しかし、今日の光通信における通信速度の高速化の進
展に対応するためには、さらに、応答速度を高めること
が望まれている。
展に対応するためには、さらに、応答速度を高めること
が望まれている。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために、本発明のPINホトダイオ
ードは、高濃度第１導電型半導体基板と、その上に形成
された低濃度第１導電型エピタキシャル層と、この低濃
度第１導電型エピタキシャル層の所定領域の表層部に形
成された第２導電型埋込層およびこの第２導電型埋込層
を取り囲むように形成されたｐ型ドープ層とを有し、高
濃度第２導電型半導体基板の裏面が一方の電極となり、
第２導電型埋込層がこれと対になる他方の電極となり、
低濃度第１導電型エピタキシャル層がＩ層となってい
る。
ードは、高濃度第１導電型半導体基板と、その上に形成
された低濃度第１導電型エピタキシャル層と、この低濃
度第１導電型エピタキシャル層の所定領域の表層部に形
成された第２導電型埋込層およびこの第２導電型埋込層
を取り囲むように形成されたｐ型ドープ層とを有し、高
濃度第２導電型半導体基板の裏面が一方の電極となり、
第２導電型埋込層がこれと対になる他方の電極となり、
低濃度第１導電型エピタキシャル層がＩ層となってい
る。
高濃度第１導電型半導体基板、低濃度第１導電型エピ
タキシャル層、第２導電型埋込層と繋がる縦方向の光電
流の他に、ｐ型ドープ層、低濃度第１導電型エピタキシ
ャル層、第２導電型埋込層と繋がる横方向の光電流が流
れる。そのため、寄生抵抗が大幅に低減する。
タキシャル層、第２導電型埋込層と繋がる縦方向の光電
流の他に、ｐ型ドープ層、低濃度第１導電型エピタキシ
ャル層、第２導電型埋込層と繋がる横方向の光電流が流
れる。そのため、寄生抵抗が大幅に低減する。
第１図は本発明の半導体装置の一実施例を示す部分断
面斜視図であり、第２図はその製造過程の最初に行われ
るエピタキシャル成長工程と主要埋込層の形成工程を示
す工程断面図である。
面斜視図であり、第２図はその製造過程の最初に行われ
るエピタキシャル成長工程と主要埋込層の形成工程を示
す工程断面図である。
初めに、本実施例の半導体装置の構造をより正確に理
解するために、第２図を用いて製造工程の最初の部分を
説明する。不純物濃度が1020〜1021/cm3程度の高濃度ｐ
型半導体基板１上に不純物濃度が1012〜1014/cm3程度の
低濃度ｐ型エピタキシャル層２を30〜50μｍの厚さで形
成する（第２図（Ａ）参照）。つぎに、表面にSiO2膜３
を形成し、フォトリソグラフィ技術によってそのSiO2膜
３を加工する。そのSiO2膜３をマスクとして上方からボ
ロンをイオン注入し、npnトランジスタのためのｐウェ
ル埋込層４、およびPINホトダイオードのアノード領域
のｐ型埋込層８を形成する。埋込層４および８の不純物
濃度は1015〜1016/cm3程度である（第２図（Ｂ）参
照）。ｐウェル埋込層４の位置で示されるように、同図
におけるほぼ右半分がnpnトランジスタ形成領域であ
り、左半分がPINホトダイオード形成領域である。つい
で再び、フォトリソグラフィ技術などを用いて表面のSi
O2膜３を加工し、加工後のSiO2膜をマスクとしてアンチ
モン（Sb）を熱拡散する。これによって、npnトランジ
スタ用のｎ型埋込層５およびPINホトダイオード用のｎ
型埋込層６が形成される。ｎ型埋込層５、６の不純物濃
度は1019〜1020/cm3程度である（第２図（Ｃ）参照）。
第３図は上述した埋込層４〜６および８のプロファイル
を示しており、曲線Ａがアンチモンのプロファイルであ
り、曲線Ｂがボロンのプロファイルである。その後、表
面のSiO2膜３を除去し、npnトランジスタを形成するた
めの２μｍ±0.2μｍの厚さのｎ型エピタキシャル層７
を形成する。その不純物濃度は1015〜1016/cm3程度であ
る（第２図（Ｄ）参照）。
解するために、第２図を用いて製造工程の最初の部分を
説明する。不純物濃度が1020〜1021/cm3程度の高濃度ｐ
型半導体基板１上に不純物濃度が1012〜1014/cm3程度の
低濃度ｐ型エピタキシャル層２を30〜50μｍの厚さで形
成する（第２図（Ａ）参照）。つぎに、表面にSiO2膜３
を形成し、フォトリソグラフィ技術によってそのSiO2膜
３を加工する。そのSiO2膜３をマスクとして上方からボ
ロンをイオン注入し、npnトランジスタのためのｐウェ
ル埋込層４、およびPINホトダイオードのアノード領域
のｐ型埋込層８を形成する。埋込層４および８の不純物
濃度は1015〜1016/cm3程度である（第２図（Ｂ）参
照）。ｐウェル埋込層４の位置で示されるように、同図
におけるほぼ右半分がnpnトランジスタ形成領域であ
り、左半分がPINホトダイオード形成領域である。つい
で再び、フォトリソグラフィ技術などを用いて表面のSi
O2膜３を加工し、加工後のSiO2膜をマスクとしてアンチ
モン（Sb）を熱拡散する。これによって、npnトランジ
スタ用のｎ型埋込層５およびPINホトダイオード用のｎ
型埋込層６が形成される。ｎ型埋込層５、６の不純物濃
度は1019〜1020/cm3程度である（第２図（Ｃ）参照）。
第３図は上述した埋込層４〜６および８のプロファイル
を示しており、曲線Ａがアンチモンのプロファイルであ
り、曲線Ｂがボロンのプロファイルである。その後、表
面のSiO2膜３を除去し、npnトランジスタを形成するた
めの２μｍ±0.2μｍの厚さのｎ型エピタキシャル層７
を形成する。その不純物濃度は1015〜1016/cm3程度であ
る（第２図（Ｄ）参照）。
以上で、埋込拡散とエピタキシャル成長工程が終わ
り、引き続いて分離プロセスおよびnpnトランジスタ形
成工程を経ることにより、第１図に示す本実施例の半導
体装置が完成する。上記の説明からも明らかなように、
第１図に示す本実施例の半導体装置は、高濃度ｐ型半導
体基板１の上に２層のエピタキシャル層を形成すること
により、同一基板上にPINホトダイオード31とnpnトラン
ジスタ32とをモノリシックに形成することを可能にして
いる。なお、第４図はPINホトダイオード31の平面図で
ある。
り、引き続いて分離プロセスおよびnpnトランジスタ形
成工程を経ることにより、第１図に示す本実施例の半導
体装置が完成する。上記の説明からも明らかなように、
第１図に示す本実施例の半導体装置は、高濃度ｐ型半導
体基板１の上に２層のエピタキシャル層を形成すること
により、同一基板上にPINホトダイオード31とnpnトラン
ジスタ32とをモノリシックに形成することを可能にして
いる。なお、第４図はPINホトダイオード31の平面図で
ある。
PINホトダイオード31は、ｎ型埋込層６をＮ層、低濃
度ｐ型エピタキシャル層をＩ層、ｎ型埋込層６の周囲を
取り囲むｐ型ドープ層17および高濃度ｐ型半導体基板１
をＰ層をとするものである。ｎ型埋込層６は２つの領域
に別れている。ｎ型埋込層６には電極取出層16を介して
カソード電極33が設けられており、基板１の裏面には図
示省略したアノード電極が設けられている。また、ｐ型
ドープ層17上の電極34も、裏面の電極と共にPINホトダ
イオードのアノード電極として機能するものである。
度ｐ型エピタキシャル層をＩ層、ｎ型埋込層６の周囲を
取り囲むｐ型ドープ層17および高濃度ｐ型半導体基板１
をＰ層をとするものである。ｎ型埋込層６は２つの領域
に別れている。ｎ型埋込層６には電極取出層16を介して
カソード電極33が設けられており、基板１の裏面には図
示省略したアノード電極が設けられている。また、ｐ型
ドープ層17上の電極34も、裏面の電極と共にPINホトダ
イオードのアノード電極として機能するものである。
アノードとカソードの間に逆バイアスが印加された状
態で光が入射すると、低濃度ｐ型エピタキシャル層２の
空乏領域でキャリアが発生し、このキャリアが空乏領域
の電界によって移動して光電流となる。本実施例では、
電極34がアノード電極として付加されることにより、横
方向（水平方向）へも光電流が流れ、アノード電極を裏
面電極のみとしたときよりも寄生抵抗を低減することが
できる。
態で光が入射すると、低濃度ｐ型エピタキシャル層２の
空乏領域でキャリアが発生し、このキャリアが空乏領域
の電界によって移動して光電流となる。本実施例では、
電極34がアノード電極として付加されることにより、横
方向（水平方向）へも光電流が流れ、アノード電極を裏
面電極のみとしたときよりも寄生抵抗を低減することが
できる。
npnトランジスタ32は、エミッタ22、コレクタ23、真
性ベース19、外部ベース18で構成されており、図示のよ
うに、エミッタ電極35、ベース電極36、コレクタ電極37
が設けられている。ｐ型埋込層４は周囲の素子との間の
パンチスルーを防止するために設けられている。また、
分離溝の底部の周囲にはストッパ層29が設けられ、パン
チスルーを一層効果的に防止している。
性ベース19、外部ベース18で構成されており、図示のよ
うに、エミッタ電極35、ベース電極36、コレクタ電極37
が設けられている。ｐ型埋込層４は周囲の素子との間の
パンチスルーを防止するために設けられている。また、
分離溝の底部の周囲にはストッパ層29が設けられ、パン
チスルーを一層効果的に防止している。
なお、本実施例のPINホトダイオードでは、Ｎ層であ
るｎ型埋込層６が２つの領域に分離されているが、それ
以上の多数の領域に分離し、各領域をそれぞれｐ型ドー
プ層で取り囲むことにより寄生抵抗をさらに低減するこ
とができる。
るｎ型埋込層６が２つの領域に分離されているが、それ
以上の多数の領域に分離し、各領域をそれぞれｐ型ドー
プ層で取り囲むことにより寄生抵抗をさらに低減するこ
とができる。
また、ｎ型埋込層６およびｐ型ドープ層17の平面形状
は本実施例に限定されるものではない。たとえば、両者
を同心円状に交互に並べ、同種の層同士を表面の配線で
接続してもよい。
は本実施例に限定されるものではない。たとえば、両者
を同心円状に交互に並べ、同種の層同士を表面の配線で
接続してもよい。
第５図は本発明の別の実施例の断面図である。
この場合にも、PINホトダイオード31とnpnトランジス
タ32がモノリシックに集積されている。そして、これが
前述の実施例と特徴的に異なる点は、基板およびエピタ
キシャル層が逆の導電型（ｎ型）となり、PINホトダイ
オード31とnpnトランジスタ32の接合分離がされている
点である。すなわち、高濃度ｎ型半導体基板101上には
低濃度ｎ型エピタキシャル層102が形成され、npnトラン
ジスタ32直下のｐ型埋込層４と低濃度ｎ型エピタキシャ
ル層102がpn接合していることである。ここで、PINホト
ダイオード31はｎ型埋込／電極取出層106および高濃度
ｎ型半導体基板101をＮ層、低濃度ｎ型エピタキシャル
層102をＩ層、ｐ型ドープ層17およびｐ型埋込層108をＰ
層として形成される。そして、ｎ型埋込／電極取出層10
6にはカソード電極33が形成され、ｐ型ドープ層17には
アノード電極34が形成される。
タ32がモノリシックに集積されている。そして、これが
前述の実施例と特徴的に異なる点は、基板およびエピタ
キシャル層が逆の導電型（ｎ型）となり、PINホトダイ
オード31とnpnトランジスタ32の接合分離がされている
点である。すなわち、高濃度ｎ型半導体基板101上には
低濃度ｎ型エピタキシャル層102が形成され、npnトラン
ジスタ32直下のｐ型埋込層４と低濃度ｎ型エピタキシャ
ル層102がpn接合していることである。ここで、PINホト
ダイオード31はｎ型埋込／電極取出層106および高濃度
ｎ型半導体基板101をＮ層、低濃度ｎ型エピタキシャル
層102をＩ層、ｐ型ドープ層17およびｐ型埋込層108をＰ
層として形成される。そして、ｎ型埋込／電極取出層10
6にはカソード電極33が形成され、ｐ型ドープ層17には
アノード電極34が形成される。
第１図に示す実施例では、高濃度ｐ型半導体基板１は
アースされていたが、第５図の実施例では電極139を介
してｐ型埋込層４がアースされ、高濃度ｎ型半導体基板
101には正の電源が電圧が印加される。このため、ｐ型
埋込層４と低濃度エピタキシャル層102のpn接合が逆バ
イアスとなり、PINホトダイオード31とnpnトランジスタ
32は接合分離されるので、PINホトダイオード31のバイ
アス電圧を高くすることが可能になる効果がある。
アースされていたが、第５図の実施例では電極139を介
してｐ型埋込層４がアースされ、高濃度ｎ型半導体基板
101には正の電源が電圧が印加される。このため、ｐ型
埋込層４と低濃度エピタキシャル層102のpn接合が逆バ
イアスとなり、PINホトダイオード31とnpnトランジスタ
32は接合分離されるので、PINホトダイオード31のバイ
アス電圧を高くすることが可能になる効果がある。
以上説明したように、本発明のPINホトダイオード
は、高濃度ｐ型（またはｎ型）半導体基板をＰ層（また
はＮ層）とする縦方向の光電流の他に、ｐ型（またはｎ
型）埋込層をＰ層（またはＮ層）とする横方向の光電流
も流れるため、寄生抵抗が大幅に低減する。したがっ
て、さらに高速動作が可能となり、光通信の高速化に役
立つ。
は、高濃度ｐ型（またはｎ型）半導体基板をＰ層（また
はＮ層）とする縦方向の光電流の他に、ｐ型（またはｎ
型）埋込層をＰ層（またはＮ層）とする横方向の光電流
も流れるため、寄生抵抗が大幅に低減する。したがっ
て、さらに高速動作が可能となり、光通信の高速化に役
立つ。
第１図は本発明の一実施例である半導体装置の部分断面
斜視図、第２図はその製造方法の一部のプロセスを示す
工程断面図、第３図は埋込層のプロファイルを示すグラ
フ、第４図は第１図のPINホトダイオード領域を示す平
面図、第５図は本発明の別の実施例の断面図である。 １……高濃度ｐ型半導体基板、101……高濃度ｎ型半導
体基板、２……低濃度ｐ型エピタキシャル層、102……
低濃度ｎ型エピタキシャル層、４……ｐ型埋込層、５、
６……ｎ型埋込層、７……ｎ型エピタキシャル層、17…
…ｐ型ドープ層、18……外部ベース、19……真性ベー
ス、22……エミッタ、23……コレクタ、31……PINホト
ダイオード、32……npnトランジスタ、33……カソード
電極、34……アノード電極。
斜視図、第２図はその製造方法の一部のプロセスを示す
工程断面図、第３図は埋込層のプロファイルを示すグラ
フ、第４図は第１図のPINホトダイオード領域を示す平
面図、第５図は本発明の別の実施例の断面図である。 １……高濃度ｐ型半導体基板、101……高濃度ｎ型半導
体基板、２……低濃度ｐ型エピタキシャル層、102……
低濃度ｎ型エピタキシャル層、４……ｐ型埋込層、５、
６……ｎ型埋込層、７……ｎ型エピタキシャル層、17…
…ｐ型ドープ層、18……外部ベース、19……真性ベー
ス、22……エミッタ、23……コレクタ、31……PINホト
ダイオード、32……npnトランジスタ、33……カソード
電極、34……アノード電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡島 賢一 静岡県浜松市市野町1126番地の１ 浜松 ホトニクス株式会社内 (56)参考文献 特開 昭62−283660（ＪＰ，Ａ) 特開 昭54−77089（ＪＰ，Ａ) 特開 昭54−77088（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 31/10
Claims (3)
- 【請求項１】高濃度第１導電型半導体基板と、その上に
形成された低濃度第１導電型エピタキシャル層と、この
低濃度第１導電型エピタキシャル層の所定領域の表層部
に形成された第２導電型埋込層およびこの第２導電型埋
込層を取り囲むように形成されたｐ型ドープ層とを有
し、 前記高濃度第１導電型半導体基板の裏面が一方の電極と
なり、前記第２導電型埋込層が前記電極と対になる他方
の電極となり、前記低濃度第１導電型エピタキシャル層
がＩ層となっているPINホトダイオード。 - 【請求項２】第２導電型がｎ型であってｐ型ドープ層が
高濃度第１導電型半導体基板の裏面と共にアノードとな
り、かつ前記ｎ型埋込層およびｐ型ドープ層がそれぞれ
複数個形成されており、ｎ型埋込層同士およびｐ型ドー
プ層同士が配線によって相互に接続されている請求項１
記載のPINホトダイオード。 - 【請求項３】ｐ型ドープ層がそれぞれ複数個形成されて
おり、層同士が配線によって相互に接続されている請求
項１記載のPINホトダイオード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1284191A JP2815201B2 (ja) | 1989-08-31 | 1989-10-31 | Ｐｉｎホトダイオード |
| US07/899,591 US5410175A (en) | 1989-08-31 | 1992-06-18 | Monolithic IC having pin photodiode and an electrically active element accommodated on the same semi-conductor substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-226308 | 1989-08-31 | ||
| JP22630889 | 1989-08-31 | ||
| JP1284191A JP2815201B2 (ja) | 1989-08-31 | 1989-10-31 | Ｐｉｎホトダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163878A JPH03163878A (ja) | 1991-07-15 |
| JP2815201B2 true JP2815201B2 (ja) | 1998-10-27 |
Family
ID=26527113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1284191A Expired - Fee Related JP2815201B2 (ja) | 1989-08-31 | 1989-10-31 | Ｐｉｎホトダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815201B2 (ja) |
-
1989
- 1989-10-31 JP JP1284191A patent/JP2815201B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03163878A (ja) | 1991-07-15 |
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|---|---|---|---|
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