KR100643034B1 - 수광소자, 회로 내장형 수광장치 및 광디스크 장치 - Google Patents

수광소자, 회로 내장형 수광장치 및 광디스크 장치 Download PDF

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Abstract

실리콘 기판(100)상에, 제1 P형 확산층(101)과 P형 반도체층(102)을 구비하고, 상기 P형 반도체층(102)의 표면 부분에, 2개의 수광부로서의 N형 확산층(103,103)과, 상기 2개의 수광부 사이에, 제2 P형 확산층(104)을 제공한다. P형 반도체층(102)상에, 열산화법으로 형성한 제1 실리콘 산화막(107)과, CVD로 형성한 제2 실리콘 산화막(108)으로 이루어지는 반사방지막구조(106)를 제공한다. 제1 실리콘 산화막(107)의 막두께를 15nm 정도로 하고, 상기 제1 실리콘 산화막(107)과 P형 반도체층(102) 사이의 결함을 방지하는 동시에, 제2 실리콘 산화막(108)의 막두께를 100nm 정도로 하고, 전원전압을 계속하여 장시간 인가한 때의 캐소드-캐소드간의 누설전류를 방지한다.

Description

수광소자, 회로 내장형 수광장치 및 광디스크 장치{LIGHT RECEIVING ELEMENT AND LIGHT RECEIVING DEVICE INCORPORATING CIRCUIT AND OPTICAL DISC DRIVE}
본 발명은, 수광소자, 회로 내장형 수광장치 및 광디스크 장치에 관한 것이다.
종래부터, 광디스크 장치로 사용되고 있는 광픽업부는, 반도체 레이저의 출사광을 렌즈로 광디스크상에 집광 및 조사하고, 상기 광디스크상의 신호를 나타내는 피트에서 광강도가 변조된 반사광을, 수광소자에서 수광하고 있다. 상기 수광소자로부터의 전기신호를 신호처리회로에서 처리하고, 상기 광디스크에 기입된 데이터신호를 검출하는 동시에, 상기 렌즈의 집점을 제어하기 위한 포커스신호나, 상기 광디스크상의 집광 위치를 제어하기 위한 서보신호를 검출하고 있다. 상기 수광소자에는, 상기 데이터신호, 포커스신호 및 서보신호를 검출하기 위해, 복수의 수광부를 구비한 소위 분할형 수광소자가 사용되고 있다.
최근, 광디스크로의 기입 데이터의 고밀도화에 대응하기 위해, 적외선이나 적색의 반도체 레이저를 대신하여, 청색의 반도체 레이저를 사용한 광디스크 장치가 개발되고 있다. 이러한 종류의 광디스크 장치에 사용되는 분할형 수광소자로서는, 종래, 도7(a,b)에 나타낸 바와 같은 것이 있다.(특허공개 2001-148503호 공보). 도7a는, 분할형 수광소자의 평면도이고, 도7b는, 도7a의 D-D′선을 따라 취해진 단면도이다. 상기 분할형 수광소자는, P형 반도체층(600)에, 캐소드로서 복수의 N형 확산층(601,601)을 제공하여 수광부를 구성하고 있다. 상기 수광소자의 수광부측의 표면에는, 실리콘 산화막(604)과 실리콘 질화막(605)의 2개의 막을 배치하여, 반사방지막구조(603)를 구성하고 있다.
상기 실리콘 산화막(604)과 실리콘 질화막(605)으로 이루어지는 반사방지막구조(603)는, 각각의 막두께를 입사광의 파장에 따라 적절히 선택함으로써, 상기 입사광의 반사율을 효과적으로 저감하고 있다. 일반적으로는, 이와 같이 종류가 상이한 복수의 막을 조합함으로써, 비교적 작은 막두께로 저반사율의 반사방지막을 얻을 수 있다. 예를 들면, 파장이 650nm인 적색광에 대해, 상기 실리콘 산화막의 막두께를 50nm로 하는 동시에, 상기 실리콘 질화막의 막두께를 30nm로 함으로써, 상기 반사방지막구조(603)에 있어서의 반사율을 약 4%로 할 수 있다. 또한, 파장이 400nm인 청색광에 대해서는, 상기 실리콘 산화막의 막두께를 10nm로 하는 동시에, 상기 실리콘 질화막의 막두께를 39nm로 함으로써, 상기 반사방지막구조(603)의 반사율을 약 0%로 할 수 있다.
또한, 상기 P형 반도체층(600)의 표면 부근에 있어서, 상기 복수의 수광부 사이에, 불순물 농도가 1E18cm-3~1E19cm-3정도의 P형 확산층(602)을 배치하고, 이로써, 상기 반사방지막구조(603)를 구성하는 실리콘 산화막(604)과 실리콘 질화막(605)의 계면이나 실리콘 질화막(605) 중에 축적되어 있는 정전하에 기인하 는 캐소드-캐소드간의 누설전류를 방지하도록 하고 있다.
그러나, 상기 종래의 수광소자는, 상기 실리콘 질화막(605)의 표면에 축적되는 전하에 기인하는 캐소드-캐소드간의 누설전류를 방지할 수 없는 문제가 있다. 더 상세하게는, 상기 수광소자의 제조 후의 신뢰성 시험 등에 있어서, 수광소자의 캐소드에 전원전압을 장시간 인가하면, 상기 반사방지막구조 (603)의 실리콘 질화막(605)에 존재하는 전하가 Pool-Frenkel 전류에 의해 재분포한다. 또한, 상기 실리콘 질화막(605)의 표면에도, 정전기나 오염 등의 영향에 의한 전하가 축적된다. 이 축적된 전하에 의해 캐소드-캐소드간에 누설전류가 흐른다. 도8은, 수광소자의 역바이어스 전압의 변화에 대한 캐소드-캐소드간의 누설전류의 변화를 나타내는 도면이고, 횡축은 수광소자에 인가되는 전원전압으로서의 역바이어스 전압(V)이고, 종축은 캐소드-캐소드간의 전류(A)이다. 또한, 도9에 나타낸 바와 같이, 전원전압의 인가 시간의 길이에 대응하여, 캐소드-캐소드 간의 누설전류가 증가한다. 도9에 있어서, 횡축은 역바이어스 전압을 인가한 후의 경과 시간(시간)이고, 종축은 캐소드-캐소드 사이의 누설전류(A)이다.
상기 캐소드-캐소드간에 누설전류가 흐르는 이유를, 도10 및 도11의 개략도를 사용하여 설명한다. 도10은, 도7b의 수광소자에 있어서, 장시간의 신뢰성 시험을 행한 후의 모양을 개략적으로 나타낸 단면도이다. 도10에 나타낸 바와 같이, 반사방지막구조(603)의 표면에 정전하(610)가 축적되고, 이 축적된 정전하(610)에 의해, P형 반도체층(600)의 표면 부근에 있어서 상기 N형 확산층(601,601) 사이에, 반전전하(611)가 생긴다. 도11(a,b)는, 도7b의 수광소자에 대해, Pool-Frenkel 전 류에 의해 일어나는 전하의 재분포의 모양을 나타낸 도면이다. 우선, 도11a에 나타낸 바와 같이, 수광소자의 제조 프로세스에 있어서, 실리콘 질화막(605)이 플라즈마 데미지로 쬐어지거나, 수광소자의 제조 후의 와이어 본딩을 위한 칩화에 의해, 실리콘 질화막(605) 중에 정전하(612) 및 부전하(613)가 발생한다. 그 후, 신뢰성 시험시에 N형 확산층(601,601)에 전압을 인가하면, 도11b에 나타낸 바와 같이, 상기 실리콘 질화막(605) 중의 정전하(612)가 실리콘 질화막(605)의 폭방향 중앙으로 축적되고, 이 정전하(612)에 의해, P형 반도체층(600)의 N형 반도체층(601,601) 사이의 부분에 반전전하(614)가 생긴다. 여기서, 상기 N형 확산층(601,601)에 인가된 전압, 즉, 캐소드의 역바이어스에 의해 상기 실리콘 질화막(605)에 척력이 생기고, 그 결과, 상기 실리콘 질화막(605)의 상기 캐소드-캐소드 사이에 대응하는 영역에, 다량의 정전하(612)가 모인다. 도10이나 도11에 나타낸 바와 같이, 발생한 반전전하(611,614)는, 상기 N형 확산층(601,601) 사이에 위치하는 P형 확산층(602)에도 생긴다. 이 반전전하(611,614)에 의해, 상기 N형 확산층(601,601) 사이에 누설전류가 흐르게 된다.
상기 캐소드-캐소드간의 전류를 방지하기 위해서는, 상기 정전하에 의해 발생하는 반전전압을 낮게 할 필요가 있고, 상기 P형 확산층(602)의 불순물 농도를 높게 하든지, 상기 반사방지막구조(603)의 두께를 두껍게 하는 것을 고려할 수 있다. 그러나, 상기 P형 확산층(602)의 불순물 농도를 높게 하면, 수광시에 생기는 캐리어가 재결합하기 쉬워지고, 그 결과, 수광소자의 감도가 저하된다. 또한, 상기 반사방지막구조(603)의 두께를 두껍게 하기 위해 실리콘 질화막(605)의 두께를 두 껍게 하면, 이 실리콘 질화막(605)에 응력이 생기고, 이 응력에 의해, P형 반도체층(600)과 실리콘 산화막(604) 사이의 계면 준위가 증대하고, 수광감도가 저하한다. 또한, 상기 실리콘 산화막(604)의 두께를 두껍게 하면, 상기 P형 반도체층(600)과 실리콘 산화막(604) 사이의 계면 준위가 증대하고, 수광소자의 감도가 저하한다. 따라서, 상기 실리콘 산화막(604)의 막두께는 30nm 정도 이하이고, 상기 실리콘 질화막(605)의 막두께는 50nm 정도 이하일 필요가 있지만, 상기 막두께로는, 전원전압 인가 후의 누설전류는 방지할 수 없다.
본 발명의 목적은, 장시간 계속하여 동작해도 누설전류가 거의 없고, 감도 저하 등의 문제점이 없는 수광소자를 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명의 수광소자는, 반도체층상에 복수의 수광부를 구비하고, 상기 복수의 수광부와, 상기 복수의 수광부 사이의 부분상에, 상기 수광부에 가까운 측으로부터 순차적으로, 적어도 제1 광투과성막과 제2 광투과성막을 구비한 수광소자에 있어서,
상기 제1 광투과성막과 제2 광투과성막은, 어느 것이나 산화막이고,
또한, 상기 제2 광투과성막은 상기 제1 광투과성막보다도 두께가 두꺼운 것을 특징으로 하고 있다.
상기 구성에 따르면, 상기 제1 광투과성막과 제2 광투과성막은, 어느 것이나 산화막이기 때문에, 상기 제2 광투과성막의 두께가 비교적 두꺼운 경우에 있어서도, 상기 제2 광투과성막에 생기는 응력은, 종래에 있어서의 질화막의 두께를 두껍 게 한 경우에 생기는 응력보다도 작다. 따라서, 상기 수광부를 구비한 반도체층에 생기는 응력이 종래보다도 작게 된다. 그 결과, 상기 제1 광투과성막과 상기 반도체층 사이의 계면 준위가 종래보다도 작게 된다. 또한, 상기 제1 광투과성막은 제2 광투과성막보다도 두께가 작기 때문에, 상기 제1 광투과성막과, 상기 수광부를 구비하는 반도체층 사이의 계면 준위가 비교적 작게 된다. 또한, 상기 제1 광투과성막의 두께와 제2 광투과성막의 두께의 합계를 비교적 크게 함으로써, 상기 제2 광투과성막 표면에 축적되는 전하에 기인하는 수광부간의 누설전류가 방지된다. 또한, 상기 제2 광투과성막은 실리콘 질화막을 사용하지 않기 때문에, 종래에 있어서의, 예컨대, Pool-Frenkel 전류에 의한 전하의 재분포가 제2 광투과성막에 생기지 않으므로, 상기 제2 광투과성막 중에서 재분포된 전하에 기인하는 수광부간의 누설전류가 방지된다. 이로써, 상기 수광소자는, 수광부간의 누설전류가 방지될 수 있는 동시에, 감도의 저하가 거의 없고, 안정된 양호한 성능을 얻을 수 있다.
여기서, 예를 들면, 상기 제1 광투과성막 및 제2 광투과성막의 두께를, λ/4 N(2M+1)nm (λ(nm)는 입사하는 광의 파장이고, N은 제1 및 제2 광투과성막의 굴절율이고, M은 정수이다)로 함으로써, 상기 수광소자의 감도의 저하가 효과적으로 방지될 수 있다.
여기서, 상기 제2 광투과성막은, 상기 제1 광투과성막상에 직접적으로 배치되어 있어도 되고, 간접적으로 배치되어 있어도 된다.
제1 실시예의 수광소자에 있어서, 상기 제1 광투과성막은 열산화법에 의해 형성된 실리콘 산화막이고, 상기 제2 광투과성막은, 퇴적법에 의해 형성된 실리콘 산화막이다.
상기 실시예에 따르면, 두께가 비교적 작은 상기 제1 광투과성막을 열산화법으로 형성하기 때문에, 상기 제1 광투과성막과, 상기 수광부를 구비하는 반도체층 사이의 계면에 생기는 결함을 작게 할 수 있다. 따라서, 상기 계면의 결함에 기인하는 수광소자의 감도 저하가 방지된다. 또한, 두께가 비교적 두꺼운 상기 제2 광투과성막을 퇴적법으로 형성하기 때문에, 상기 제2 광투과성막과 제1 광투과성막 사이에 생기는 응력을 비교적 작게 할 수 있다. 따라서, 상기 제1 광투과성막과 반도체층 사이의 계면에 있어서, 상기 응력에 기인하는 계면 준위를 작게 할 수 있다. 이로써, 종래에 있어서의 캐소드-캐소드간의 누설이 작게 되고, 양호한 감도의 수광소자가 얻어진다.
여기서, 퇴적법이란, CVD(화학적 기상 성장), PVD(물리적 기상 성장), 액상 성장, 증착, 스퍼터링 등을 말한다.
제1 실시예의 수광소자는, 상기 제1 광투과성막과 제2 광투과성막 사이에, 제3 광투과성막을 배치했다.
상기 실시예에 따르면, 상기 제1 광투과성막과 제2 광투과성막 사이에, 제3 광투과성막을 배치했기 때문에, 상기 제2 광투과성막에 의한 응력을 감소시킬 수 있다. 따라서, 상기 계면의 응력에 기인하는 준위를 감소시킬 수 있기 때문에, 본 실시예의 수광소자의 감도가 더욱 향상될 수 있다.
제1 실시예의 수광소자에 있어서, 상기 제3 광투과성막은, 실리콘 질화막이다.
상기 제3 광투과성막은 실리콘 질화막이기 때문에, 상기 제2 광투과성막에 의한 응력이 효과적으로 감소하고, 본 실시예의 수광소자의 감도가 효과적으로 향상된다. 또한, 상기 제3 광투과성막인 실리콘 질화막은, 상기 제2 광투과성막으로 피복되어 있기 때문에, 제조 공정이나 와이어 본딩 공정 등에서 노출되지 않는다. 따라서, 상기 실리콘 질화막 중에 전하가 축적되는 일이 거의 없기 때문에, 예컨대, Pool-Frenkel 전류에 의한 전하의 재분포에 기인하는 수광부간의 누설전류가 효과적으로 방지된다.
본 발명의 회로 내장형 수광장치는, 상기 수광소자와, 이 수광소자의 수광부로부터의 신호를 처리하는 신호처리회로를, 상기 반도체층상에 형성한 것을 특징으로 하고 있다.
상기 구성에 따르면, 상기 수광소자와 상기 신호처리회로가 모놀리식으로 형성되어, 누설전류가 작고, 감도가 양호한 소형의 회로 내장형 수광장치가 얻어진다.
본 발명의 광디스크 장치는, 상기 수광소자 또는 상기 회로 내장형 수광장치를 구비한 것을 특징으로 하고 있다.
상기 구성에 따르면, 누설전류가 작고, 감도가 양호한 수광소자 또는 회로 내장형 수광장치를 구비하기 때문에, 예컨대, 대용량 데이터를 고속으로 읽고 쓸 수 있기 때문에, 동작이 안정된 광디스크 장치가 얻어진다.
도1a는, 본 발명의 제1 실시예의 수광소자의 평면도이고, 도1b는, 도1a의 A- A′선을 따라 취해진 단면도이다.
도2는, 제1 실시예의 수광소자에 대해, 전원전압을 1000 시간에 걸쳐 인가한 때에, 캐소드-캐소드간에 흐르는 누설전류를 나타낸 도면이다.
도3a는, 본 발명의 제2 실시예의 수광소자를 나타내는 평면도이고, 도3b는, 도3a의 B-B′선을 따라 취해진 단면도이다.
도4a는, 본 발명의 제3 실시예의 수광소자를 나타내는 평면도이고, 도4b는, 도4a의 C-C′선을 따라 취해진 단면도이다.
도5는, 본 발명의 제5 실시예의 회로 내장형 수광장치를 나타내는 단면도이다.
도6은, 본 발명의 제6 실시예의 광디스크 장치에 구비되는 광픽업부를 나타내는 도면이다.
도7a는, 종래의 수광소자의 평면도이고, 도7b는, 도7a의 D-D′선을 따라 취해진 단면도이다.
도8은, 수광소자의 역바이어스 전압의 변화에 대한 캐소드-캐소드간의 누설전류의 변화를 나타내는 도면이다.
도9는, 전원전압의 인가시간의 길이에 대한 캐소드-캐소드간의 누설전류의 변화를 나타낸 도면이다.
도10은, 종래의 수광소자에 대해, 장시간 동안 신뢰성 시험을 행한 후의 모양을 개략적으로 나타낸 단면도이다.
도11a, b는, 종래의 수광소자에 대해, 신뢰성 시험시 Pool-Frenkel 전류에 의해 생기는 전하의 재분포의 모양을 나타낸 도면이고, 도11a는, 신뢰성 시험을 행하기 전의 모양을 나타낸 단면도이고, 도11b는, 신뢰성 시험을 행한 후의 모양을 나타낸 단면도이다.
이하, 본 발명을 실시예를 통해 상세히 설명한다.
(제1 실시예)
도1은, 본 발명의 제1 실시예의 수광소자를 나타내는 도면이다. 도1a는, 상기 수광소자의 평면도이고, 도1b는, 도1a의 A-A′선을 따라 취해진 단면도이다. 상기 수광소자는, 복수의 수광부를 구비한 분할형 수광소자이다. 본 실시예에 있어서, 콘택트 공정 이후에 형성되는 콘택트, 메탈 배선, 층간 절연막 등을 생략하고 있다.
상기 수광소자는, 실리콘 기판(100)상에, 불순물 농도가 1E18cm-3 정도인 두께 1㎛ 정도의 제1 P형 확산층(101)을 구비하고, 상기 제1 P형 확산층(101)상에, 불순물 농도가 1E13~1E16cm-3 정도인 두께 10~20㎛ 정도의 P형 반도체층(102)을 구비한다. 상기 P형 반도체층(102)의 표면 부분에는, 표면 근방의 불순물 농도가 1E17~1E20cm-3 정도인 접합 깊이 0.2~1.5㎛ 정도의 2개의 N형 확산층(103,103)이 형성되어, 복수의 수광부를 구성하고 있다. 상기 N형 확산층(103)을 형성하는 불순물은, V가 원소라면, 비소, 인, 안티몬 등 어떠한 원소라도 좋다. 또한, 상기 N형 확산층(103)은, 2개 이상의 수 개를 제공해도 된다.
상기 P형 반도체층(102)의 표면 부분에 있어서, 상기 2개의 N형 확산층(103,103) 사이에는, 제2 P형 확산층(104)이 제공되어 있다. 상기 제2 P형 확산층(104)은, 전원전압을 장시간 계속하여 인가한 때에 있어서의 복수의 N형 확산층(103) 사이의 누설전류를 억제하고, 수광부의 감도가 충분히 확보될 수 있는 농도의 불순물이 확산되어 있다. 즉, 상기 제2 P형 확산층(104)은, 1E17cm-3 정도의 불순물 농도로 되어 있다. 또한, 상기 P형 반도체층(102)의 도1b에 있어서의 좌우 양측에는, 상기 P형 반도체층(102) 표면으로부터 상기 P형 확산층(101)에 도달하는 제3 P형 확산층(105)이 형성되고, 상기 P형 반도체층(102) 표면으로부터 P형 확산층(101)에 콘택트를 취하도록 되어 있다. 또한, 상기 제1 내지 제3 P형 확산층(101,104,105)을 형성하는 불순물은, Ⅲ가의 원소이면, 붕소, 인듐 등 어느 원소라도 좋다.
또한, 상기 P형 반도체층(102)상에 있어서, 상기 N형 확산층(103)상 및 상기 2개의 N형 확산층(103,103) 사이의 부분상에, 반사방지막구조(106)가 제공되어 있다. 상기 반사방지막구조(106)는, 상기 수광부에 가까운 측으로부터 순차적으로 적층된 제1 실리콘 산화막(107)과 제2 실리콘 산화막(108)으로 이루어진다. 상기 제1 실리콘 산화막(107)은, 열산화법에 의해 형성된 산화막이고, 상기 제2 실리콘 산화막(108)은, CVD에 의해 형성된 산화막이다. 상기 CVD로 형성된 산화막은, 열산화법에 의해 형성된 산화막에 비해 치밀성이 낮고, 에칭을 행한 때의 레이트는, 열산화법에 의한 산화막보다도 CVD에 의한 산화막의 경우가 더 크다. 상기 제1 실리콘 산 화막(107)과 제2 실리콘 산화막(108)의 합계의 막두께, 즉, 반사방지막구조(106)의 두께는, 상기 두께와 상기 제2 P형 확산층(104)의 불순물 농도로 정해지는 반전전압이, 상기 수광소자의 전원전압 이상으로 되도록 설정할 필요가 있다. 상기 반전전압은, 이상적인 조건에 있어서, 다음과 같은 식으로 나타낼 수 있다.
Figure 112004026512330-pct00001
여기서, εsi는 실리콘의 비유전율, ε0는 진공 유전율, q는 단위 전하량, Na는 반사방지막구조가 표면에 형성되어 있는 층의 표면의 불순물 농도, Φb는 반사방지막구조가 표면에 형성되어 있는 층에 있어서의 페르미 준위와 진성 페르미 준위의 차이, εox는 반사방지막구조의 비유전율이고, tox는 반사방지막구조의 두께이다.
상기 식(1)에 있어서, 반전전압 Vth를, 전원전압인 6V 이상으로 설정함으로써, 반사방지막구조(106) 직하에서의 전하의 반전을 방지할 수 있다. 상기 식(1)의 불순물 농도 Na를, 본 실시예에 있어서의 p형 확산층(104)의 불순물 농도로 할 경우, 반사방지막구조(106)의 두께 tox를 110nm~120nm 이상이 되도록 설정할 필요가 있다. 또한, 상기 P형 반도체층(102)과, 상기 열산화법으로 형성하는 제1 실리콘 산화막(107)의 계면에 결함을 생성시키지 않도록, 상기 제1 실리콘 산화막(107)의 두께를 30nm 정도 이하로 할 필요가 있다. 따라서, 상기 제1 실리콘 산화막(107)은, 상기 제2 실리콘 산화막(108)보다도 얇게 형성할 필요가 있다. 본 실시예에서는, 제1 실리콘 산화막(107)의 막두께를 15nm정도로 하는 동시에, 제2 실리콘 산화 막(108)을 100nm 정도로 하고 있다. 이 경우, 상기 제2 P형 확산층(104)의 불순물 농도와, 상기 반사방지막구조(106)의 두께로 정해진 반전전압의 값이, 6.5V 정도 이상으로 된다. 따라서, 전원전압 6V를 계속하여 장시간 인가해도, 제2 P형 확산층(104)의 표면 부분에 반전 전하가 축적되고, 2개의 N형 확산층(103) 사이에 누설전류가 흐르지 않는다. 도2는, 도1a,b의 수광소자에 대해, 전원전압을 1000 시간에 걸쳐 인가한 때에, 상기 2개의 N형 확산층(103) 사이에, 즉, 수광소자의 캐소드-캐소드 사이에 흐르는 누설전류를 측정하여 나타낸 도면이다. 도2에 있어서, 횡축은 전원전압을 인가한 후의 경과 시간(시간)이고, 종축은, 캐소드-캐소드간의 누설전류(A)이다. 도2로부터 알 수 있듯이, 상기 수광소자는, 전원전압을 인가하여 1000시간을 경과해도, 캐소드-캐소드 사이에 누설전류는 거의 흐르지 않는다. 또한, 상기 제1 실리콘 산화막(107)의 두께를 30nm 정도 이하로 하고 있기 때문에, 상기 P형 반도체층(102)과 제1 실리콘 산화막(107)의 계면에 결함이 생기지 않기 때문에, 상기 계면의 결함에 의한 준위에 의해 수광소자의 감도가 저하되는 일은 없다. 따라서, 본 실시예의 수광소자는, 안정적으로 누설전류를 감소시킬 수 있어, 양호한 감도를 얻을 수 있다.
상기 실시예에 있어서, 상기 반사방지막구조(106)를 구성하는 제1 실리콘 산화막(107)과 제2 실리콘 산화막(108)의 두께는, 상기 제1 실리콘 산화막(107)이 제2 실리콘 산화막(108)보다도 얇고, 제1 실리콘 산화막(107)과 P형 반도체층(102) 사이의 계면에 결함이 생기지 않을 정도의 두께이면 된다. 또한, 상기 제2 P형 확산층(104)의 불순물 농도는, 상기 반사방지막구조(106)의 두께하에서, 반전전압이 전원전압보다도 크게 되는 농도이면 된다.
또한, 본 발명은, 상기 실시예의 분할형 수광소자의 구조에 한하지 않고, 여러가지 구조의 수광소자에 적응될 수 있다. 예를 들면, 제조 직후 또는 신뢰성 시험시의 캐소드-캐소드간의 누설전류가 충분히 억제할 수 있으면, P형 확산층(104)의 불순물 농도는 다른 농도이어도 되고, P형 확산층(104)은 없어도 된다.
또한, 상기 실시예에 있어서, P형을 N형으로, N형을 P형으로 교체한 구조여도 된다. 또한, 수광부의 형상은, 도1a에 나타낸 형상에 한하지 않고, 다른 형상을 갖는 것이어도 된다. 또한, 상기 실리콘 기판(100)은, 다른 반도체 기판이어도 된다. 또한, 수광소자의 전원전압도, 본 실시예의 전압치에 한하지 않는다.
또한, 상기 실시예에 있어서, 제2 실리콘 산화막(108)은 CVD에 의해 형성했지만, 상기 제2 실리콘 산화막(108)은, 열산화법 이외의 방법이라면, PVD, 액상성장, 증착, 스퍼터링 등의 타방법으로 형성해도 된다.
(제2 실시예)
도3a는, 본 발명의 제2 실시예의 수광소자를 나타내는 평면도이고, 도3b는, 도3a의 B-B′선을 따라 취해진 단면도이다. 본 실시예에 있어서, 콘택트 공정 이후에 형성되는 콘택트, 메탈 배선, 층간 절연막 등의 설명은 생략한다.
본 실시예의 수광소자는, 실리콘 기판(200) 상에, 불순물 농도가 1E18cm-3 정도인 두께 1㎛ 정도의 제1 P형 확산층(201)을 구비하고, 상기 제1 P형 확산층(201)상에, 불순물 농도가 1E13~1E16cm-3 정도인 두께 10~20㎛정도의 P형 반 도체층(202)을 제공하고 있다. 상기 P형 반도체층(202)의 표면 부분에는, 표면 근방의 농도가 1E17~1E20cm-3 정도인 접합 깊이 0.2㎛~1.5㎛ 정도의 2개의 N형 확산층(203,203)이 형성되어, 2개의 수광부를 형성하고 있다. 상기 수광소자는, 복수의 수광부를 갖는 소위 분할형 수광소자이다. 상기 N형 확산층(203)을 형성하는 불순물은, V가의 원소라면, 비소, 인, 안티몬 등, 어떠한 원소라도 좋다. 또한, 상기 N형 확산층(203)은, 2개 이상의 수 개를 제공해도 된다.
상기 P형 반도체층(202)의 표면 부분에 있어서, 2개의 N형 확산층(203,203)의 사이에는, 제2 P형 확산층(204)이 제공되어 있고, 상기 제2 P형 확산층(204)은, 제1 실시예와 같이, 1E17cm-3 정도의 불순물 농도를 갖는다. 또한, P형 반도체층(202)의 도3b의 좌우 양측에는, 상기 P형 반도체층(202)의 표면으로부터 제1 P형 확산층(201)에 콘택트를 취하기 위한 제3 P형 확산층(205)이 제공되어 있다. 또한, 상기 제1 내지 제3 P형 확산층(201,204, 205)을 형성하는 불순물은, Ⅲ가의 원소라면, 붕소, 인듐 등, 어느 원소라도 좋다.
또한, 상기 P형 반도체층(202)상에 있어서, 상기 N형 확산층(203)상 및 상기 2개의 N형 확산층(203,203) 사이의 부분상에, 반사방지막구조(206)가 형성되어 있다. 이 반사방지막구조(206)는, 상기 수광부에 가까운 측으로부터 순차적으로 적층된 제1 실리콘 산화막(207), 제2 실리콘 산화막(208) 및 실리콘 질화막(209)으로 이루어진다. 상기 제1 실리콘 산화막(207)은, 열산화법에 의해 형성된 산화막이고, 상기 제2 실리콘 산화막(208)은, CVD에 의해 형성된 산화막이다. 상기 반사방지막 구조(206)의 전체 두께는, 상기 막두께와 제2 P형 확산층(204)의 불순물 농도로 정해지는 반전전압이, 수광소자의 전원전압 이상으로 되도록 설정할 필요가 있다. 구체적으로는, 전원전압이 6V일 경우, 상기 반사방지막구조(206)의 전체 막두께를 110nm 이상으로 할 필요가 있다. 여기서, 열산화법으로 형성된 제1 실리콘 산화막(207)과 P형 반도체층(202)의 계면에 결함이 발생하지 않도록, 상기 제1 실리콘 산화막(207)의 막두께를 30nm 이하로 한다. 또한, 상기 실리콘 질화막(209)은, 두껍게 형성하면 상기 제2 실리콘 산화막(208)의 응력이 증대하기 때문에, 가능한 한 얇게 하는 것이 바람직하고, 구체적으로는 50nm 이하가 좋다. 또한, 상기 반사방지막구조(206)는, 상기 제1 실리콘 산화막(207), 제2 실리콘 산화막(208), 실리콘 질화막(209)의 각각의 막두께를 조정함으로써, 입사광의 파장에 대응하여 반사율을 억제할 필요가 있다. 이상으로부터, 제1 실리콘 산화막(207)의 두께를 16nm 정도, 제2 실리콘 산화막(208)의 두께를 150nm 정도, 실리콘 질화막(209)의 두께를 50nm 정도로 하고 있다. 상기 반사방지막구조(206)의 두께와 상기 제2 P형 확산층(204)의 불순물 농도에서는, 반전전압이 7.7V 정도로 된다. 따라서, 실리콘 질화막(209)의 표면에 정전하가 축적되어도, 전원전압이 6V 정도인 신뢰성 시험에 있어서, 상기 P형 반도체층(202)의 2개의 N형 확산층(203) 사이의 부분에, 반전전압이 축적되지 않는다. 또한, 실리콘 질화막(209) 중의 캐리어가, Pool-Frenkel 전류에 의해 재분포해도, 상기 제1 실리콘 산화막(207)과 제2 실리콘 산화막(208)의 합계의 두께와, 상기 제2 P형 확산층(204)의 불순물 농도로 정해지는 반전전압은 6.2 V정도로 되기 때문에, 전원전압이 6V 정도인 신뢰성 시험에서는, 상기 P형 반 도체층(202)의 2개의 N형 확산층(203,203) 사이의 부분에 반전 전하가 생기는 일은 없다. 따라서, 상기 N형 확산층(203)간, 즉 캐소드간에 누설전류가 발생하지 않는다. 또한, 상기 제2 실리콘 산화막(208)상에 실리콘 질화막(209)을 제공하기 때문에, 반사방지막구조(206)의 반사율을 수% 정도로 억제할 수 있어, 양호한 특성 및 감도를 갖는 분할형 수광소자가 얻어진다.
상기 실시예에 있어서, 제조 직후 또는 신뢰성 시험시의 캐소드-캐소드간의 누설전류를 충분히 억제할 수 있으면, 상기 P형 확산층(204)의 불순물 농도는 다른 농도이어도 되고, 혹은, 상기 제2 P형 확산층(204)은 없어도 된다.
또한, 상기 실시예에 있어서, P형을 N형으로, N형을 P형으로 교체한 구조여도 된다. 또한, 수광부의 형상은, 다른 형상이어도 된다. 또한, 수광소자의 전원전압도, 본 실시예의 전압치에 한정되지 않는다.
또한, 상기 실시예에 있어서, 제2 실리콘 산화막(208)은 CVD에 의해 형성되지만, 상기 제2 실리콘 산화막(208)은, 열산화법 이외의 방법이면, PVD, 액상성장, 증착, 스퍼터링 등의 타방법으로 형성해도 된다.
(제3 실시예)
도4a는, 본 발명의 제3 실시예의 수광소자를 나타내는 평면도이고, 도4b는, 도4a의 C-C′선을 따라 취해진 단면도이다. 상기 수광소자는, 복수의 수광부를 구비한 분할형 수광소자이고, 본 실시예에서는, 콘택트 공정 이후에 형성되는 콘택트, 메탈 배선 및 층간 절연막 등의 설명은 생략한다.
상기 수광소자는, 실리콘 기판(300)상에, 불순물 농도가 1E18cm-3 정도인 두께 1㎛ 정도의 제1 P형 확산층(301)을 구비하고, 상기 제1 P형 확산층(301)상에, 불순물 농도가 1E13~1E16cm-3 정도인 두께 10~20㎛정도의 P형 반도체층(302)을 구비한다. 상기 P형 반도체층(302)의 표면 부분에는, 표면 근방의 불순물 농도가 1E17~1E20cm-3 정도의 2개의 N형 확산층(303,303)을 구비하고, 수광부를 형성하고 있다. 상기 N형 확산층(303)을 형성하는 불순물은 V가의 원소라면, 비소, 인, 안티몬 등, 어느 원소라도 좋다. 또한, 상기 N형 확산층(303)은, 2개 이상의 수 개를 제공해도 된다.
상기 P형 반도체층(302)의 표면 부분에 있어서 상기 2개의 N형 확산층(303,303) 사이에는, 제2 P형 확산층(304)이 제공되어 있다. 상기 제2 P형 확산층(304)도, 제1 및 제2 실시예와 같이, 1E17cm-3정도의 불순물 농도를 갖는다. 또한, 상기 P형 반도체층(302)의 도4b에 있어서의 좌우 양측에는, 상기 P형 반도체층(302) 표면으로부터, 콘택트용의 제3 P형 확산층(305)이, 상기 P형 확산층(301)에 도달하도록 형성되어 있다. 또한, 상기 제1 내지 제3 P형 확산층(301,304,305)을 형성하는 불순물은, Ⅲ가의 원소라면, 붕소, 인듐 등 어느 원소라도 좋다.
또한, 상기 P형 반도체층(302)상에 있어서, 상기 N형 확산층(303)상 및 상기 2개의 N형 확산층(303,303) 사이의 부분상에, 반사방지막구조(306)가 제공되어 있다. 상기 반사방지막구조(306)는, 상기 수광부에 가까운 측으로부터 순차적으로 적 층된 제1 실리콘 산화막(307), 실리콘 질화막(308) 및 제2 실리콘 산화막(309)으로 이루어진다. 상기 제1 실리콘 산화막(307)은 열산화법으로 형성하고, 상기 제2 실리콘 산화막(309)은 CVD으로 형성하고 있다.
상기 반사방지막구조(306)의 합계 막두께는, 상기 막두께와 상기 제2 P형 확산층(304)의 불순물 농도로 정해지는 반전전압이, 상기 수광소자의 전원전압 이상으로 되도록 설정할 필요가 있다. 상기 수광소자의 전원전압이 6V일 경우, 상기 합계 막두께는 120nm 정도 이상일 필요가 있다. 특히, 상기 제1 실리콘 산화막(306)은, 가능한 한 얇게 하는 것이 바람직하고, 30nm 이하인 것이 바람직하다. 또한, 실리콘 질화막(308)은, 막두께가 두꺼우면 응력 증대의 원인이 되기 때문에, 50nm 정도 이하로 억제하는 것이 바람직하다. 따라서, 상기 제1 실리콘 산화막(307)은, 제2 실리콘 산화막(309)보다도 얇게 할 필요가 있다. 즉, 상기 제1 실리콘 산화막(307)의 막두께를 10nm~20nm 정도, 상기 실리콘 질화막(308)의 두께를 10nm~30nm 정도, 상기 제2 실리콘 산화막(309)의 막두께를 40nm~50nm 정도로 한다. 이 경우, 상기 P형 반도체층(302)의 불순물 농도와, 반사방지막구조(306)의 합계 막두께로 정해지는 반전전압이, 6~7V 정도 이상으로 된다. 따라서, 종래, 수광소자로의 전원전압의 인가를 장시간 계속한 후에 생기는 캐소드간의 누설전류를 효과적으로 억제할 수 있다. 또한, 열산화법에 의해 형성된 제1 실리콘 산화막(307)과, 열산화법 이외의 CVD에 의해 형성된 제2 실리콘 산화막(309) 사이에 실리콘 질화막(308)을 배치함으로써, 상기 CVD로 형성한 제2 실리콘 산화막(309)에 의한 응력을 완화할 수 있다. 또한, 본 실시예에 나타낸 구조에서는, 실리콘 질화막(308) 상에 제2 실리콘 산화막(309)이 형성되어 있기 때문에, 제조 공정이나 와이어 본딩 공정 중에 실리콘 질화막(308) 내에 전하가 축적되는 일이 거의 없다. 따라서, 종래와 같이, 수광소자의 동작시에 실리콘 질화막 중에 생기는 전하의 재분포에 기인하는 수광부간의 누설전류를 효과적으로 방지할 수 있다.
상기 실시예에 있어서, 상기 반사방지막구조(306)를 구성하는 막두께의 조합은, 반전전압이 전원전압 이상으로 되고, 또한, 제1 실리콘 산화막(307)의 막두께가 30nm 이하인 한, 다른 다양한 조합도 가능하다.
또한, 상기 제2 실리콘 산화막(309)은, 열산화법 이외의 방법이면, CVD 이외의 PVD, 액상성장, 증착, 스퍼터링 등, 다른 방법으로 형성해도 된다.
(제4 실시예)
본 발명의 제4 실시예의 수광소자는, 도4a, b에 나타낸 제3 실시예의 수광소자와 동일한 구성 부분을 갖고, 반사방지막구조를 구성하는 복수의 막의 막두께만이 제3 실시예의 수광소자와 상이하다. 본 실시예에서는, 제3 실시예의 수광소자에 부기한 참조번호를 대용하여 설명한다.
본 실시예의 수광소자는, 반사방지막구조(306)를 구성하는 각 막의 막두께를, 상기 수광소자에 입사하는 광의 파장에 대응하는 막두께로 형성하고 있다. 즉, 수광소자의 입사광의 파장이 400nm이고, 전원전압이 6V일 경우, 상기 제1 실리콘 산화막(307)을 16nm 정도, 상기 실리콘 질화막(308)을 30nm 정도, 상기 제2 실리콘 산화막(308)을 140nm정도로 형성한다. 이로써, 상기 반사방지막구조(306) 전체의 반사율을 수%가 되게 할 수 있다. 또한, 상기 반사방지막구조(306) 각각의 막두께 와, 제2 P형 확산층(304)의 불순물 농도로 정해지는 반전전압은 9V 정도이다. 따라서, 상기 수광소자는, 전원전압이 6V 이상인 반전전압을 갖기 때문에, 전원전압을 장시간에 걸쳐 계속해서 인가해도, 캐소드간에 누설전류가 거의 흐르지 않는다. 따라서, 본 실시예의 수광소자는, 입사광의 파워가 효율적으로 신호로 변환되어 양호한 신호 특성을 갖고, 누설전류를 장기에 걸쳐 방지할 수 있어, 양호한 특성을 안정적으로 유지할 수 있다.
(제5 실시예)
도5는, 본 발명의 제5 실시예의 회로 내장형 수광장치를 나타내는 단면도이다. 상기 회로 내장형 수광장치는, 제4 실시예의 수광소자와 동일한 구성 부분을 갖는 수광소자 D와, 상기 수광소자 D로부터의 신호를 처리하는 신호처리회로로서의 바이폴라 트랜지스터 T를, 동일한 반도체 기판상에 형성하고 있다. 본 실시예에 있어서, 메탈 배선의 처리 공정 이후에 형성되는 다층 배선이나, 층간막 등의 설명은 생략한다.
상기 회로 내장형 수광장치는, 붕소 농도가 1E15cm-3 정도인 실리콘 기판(400)상에, 수광소자 D의 애노드에 대해 생기는 기생저항을 낮추기 위해, 두께가 1~2㎛인 붕소 농도 1E18~1E19cm-3 정도의 제1 P형 확산층(401)을 구비한다. 상기 제1 P형 확산층(401)상에, 두께가 15~16㎛인 붕소 농도 1E13~1E14cm-3 정도의 제1 P형 반도체층(402)이 형성되어 있다.
상기 제1 P형 반도체층(402)상에, 두께가 1~2㎛인 붕소 농도 1E13~1E14cm-3 정도의 제2 P형 반도체층(403)이 형성되어 있다. 상기 제2 P형 반도체층(403)상에 형성된 로코스 산화막(404,404,…)에 의해, 소자분리를 행하고 있다.
또한, 상기 제2 P형 반도체층(403)의 표면 부분에, 인 농도가 1E19~1E20cm-3 정도로, 접합 깊이가 0.2~1.5㎛ 정도인 2개의 제1 N형 확산층(405,405)이 형성되어, 2개의 수광부를 구성하고 있다. 상기 N형 확산층(405)은, 인을 대신하여 비소, 안티몬 등의 V가의 원소를 사용하여 형성해도 된다.
상기 제2 P형 반도체층(403)의 표면 부분에 있어서, 2개의 상기 제1 N형 확산층(405,405)의 사이에는, 불순물 농도가 1E17cm-3 정도인 제2 P형 확산층(406)이 제공되어 있다.
또한, 상기 제2 P형 반도체층(403)상에 있어서, 상기 수광부상과, 상기 수광부 사이의 부분상에, 복수의 광투과성막으로 이루어지는 반사방지막구조(407)가 제공되어 있다. 상기 반사방지막구조(407)는, 제4 실시예와 같이, 상기 수광부에 가까운 측으로부터 순차적으로, 막두께가 16nm인 제1 실리콘 산화막(408), 막두께가 30nm인 실리콘 질화막(409) 및 막두께가 140nm인 제2 실리콘 산화막(410)으로 구성되어 있다. 상기 제2 실리콘 산화막(410)은, 트랜지스터 T의 표면에도 성막하여, 층간막이나 소자보호용의 커버막을 겸해도 된다.
또한, 상기 제1 P형 확산층(401)의 배선을, 상기 제2 P형 반도체층(403)의 표면에 형성하기 위해, 붕소 농도가 1E18~1E19cm-3 정도인 제3 P형 확산층(411)이, 상기 제2 P형 반도체층(403)의 표면으로부터 제1 P형 확산층(401)에 도달하도록 형성되어 있다.
또한, 상기 제2 P형 반도체층(403)의 트랜지스터 T를 형성하는 영역에는, 인 농도가 1E17~1E19cm-3 인 N형 우물구조(412)가 형성되어 있다. 상기 N형 우물구조(412)의 하방에는, 1E18~1E19cm-3 정도의 인 농도를 갖고 상기 N형 우물구조(412)의 저항을 낮추기 위한 제2 N형 확산층(413)이 제공되어 있다.
상기 N형 우물구조(412)의 일부의 영역에는, 트랜지스터 T의 콜렉터 콘택트로 되는 인 농도가 1E19~2E19cm-3 인 제1 N형 반도체층(414)이 형성되어 있다. 또한, 상기 N형 우물구조(412)의 타 일부의 영역에, 트랜지스터의 베이스로 되는 붕소의 농도가 1E17~1E19cm-3 의 제3 P형 반도체층(415)과, 비소로 형성된 에미터로서의 제2 N형 반도체층(416)이, 각각 형성되어 있다.
그리고, 수광소자 D의 제1 N형 확산층(405)에 접속하는 캐소드 전극(도시하지 않음) 및, 제3 P형 확산층(411)에 접속하는 애노드 전극(417), 트랜지스터 T의 콜렉터 전극(418), 베이스 전극(419) 및 에미터 전극(420)이 형성되어 있다. 이상의 구성을 갖는 회로 내장형 수광장치는, 상기 수광소자 D가, 제1 실리콘 산화막(408), 실리콘 질화막(409) 및 제2 실리콘 산화막(410)으로 구성된 반사방지막구조(407)를 구비하고, 상기 수광소자 D와 트랜지스터 T가 동일한 반도체 기판상 에 형성되어 있기 때문에, 양호한 감도 및 신호 특성을 갖고, 장기에 걸쳐 누설전류가 방지되는 안정된 성능을 갖는 소형 수광장치가 얻어진다.
또한, 상기 수광소자 D는, 제4 실시예의 수광소자 이외의 수광소자이어도된다.
상기 실시예에 있어서, 바이폴라 트래지스서 T는, NPN형 트랜지스터이지만, PNP형 트랜지스터, 혹은, NPN 및 PNP형의 양방의 트랜지스터이어도 된다. 또한, 바이폴라 트랜지스터에 한정되지 않고, 예컨대 MOS(금속-산화물-반도체) 트랜지스터나, BiCMOS(바이폴라 CMOS) 등의 다른 트랜지스터이어도 되고, 또한 트랜지스터에 한정되지 않고, 타 신호처리회로이어도 된다.
(제6 실시예)
도6은, 본 발명의 제6 실시예의 광디스크 장치에 구비되는 광픽업부를 나타내는 도면이다. 상기 광픽업부는, D1에서 D5까지 5개의 수광부를 갖는 본 발명의 수광소자(506)를 구비한다.
상기 광픽업부는, 반도체 레이저(500)로부터의 출사광을, 트래킹 빔 생성용의 회절격자(501)에 의해, 2개의 트래킹용 부빔과 하나의 신호 독출용 주빔의 3개의 빔으로 나눈다. 그리고, 이들 3개의 빔을, 홀로그램소자(502)를 0차광으로서 투과시키고, 평행화렌즈(503)로 평행광으로 변환한 후, 대물렌즈(504)로써 디스크 반면(505)상에 집광한다.
상기 집광된 빔은, 디스크 반면(505)상에 형성된 피트에서 광강도가 변조되는 동시에 반사된다. 이 반사광은, 상기 대물 렌즈(504) 및 평행화렌즈(503)를 거 쳐 홀로그램소자(502)에서 회절되고, 상기 1차 광성분이, 상기 D1에서 D5의 수광부를 갖는 수광소자(506)에 입사된다. 그리고, 상기 5개의 수광부로부터의 출력을 신호처리회로에서 가감산하여, 데이터신호와 트래킹 신호를 얻고 있다.
상기 구성의 광픽업부를 갖는 광디스크 장치는, 누설전류를 장기에 걸쳐 방지할 수 있어, 양호한 감도 및 신호 특성을 갖는 수광소자(506)를 구비하기 때문에, 청색 등의 단파장광을 사용하여, 예컨대 DVD 등의 고밀도 기록의 광디스크에 호적한 광디스크 장치로 할 수 있다.
상기 실시예에 있어서, 상기 수광소자(506)는, 회로 내장형 수광장치이어도 된다. 이로써, 수광소자와, 상기 수광소자로부터의 신호의 처리회로를 원칩으로 구성할 수 있기 때문에, 광픽업부를 소형으로 할 수 있어, 광디스크 장치를 소형으로 할 수 있다.
또한, 상기 실시예의 광학계에 한하지 않고, 타 광학계를 사용해도 된다.

Claims (8)

  1. 반도체층 상에 복수의 수광부를 포함하고,
    적어도 상기 복수의 수광부와, 상기 복수의 수광부 사이의 부분 상에, 상기 수광부에 가까운 측으로부터 순차적으로 적층된, 제1 광투과성막과 제2 광투과성막을 포함한 수광소자에 있어서,
    상기 제1 광투과성막과 제2 광투과성막은, 어느 것이나 산화막이고,
    또한, 상기 제2 광투과성막은 상기 제1 광투과성막보다도 두께가 두꺼운 것을 특징으로 하는 수광소자.
  2. 제1항에 있어서,
    상기 제1 광투과성막은 열산화법에 의해 형성된 실리콘 산화막이고,
    상기 제2 광투과성막은, 퇴적법에 의해 형성된 실리콘 산화막인 것을 특징으로 하는 수광소자.
  3. 제1항에 있어서,
    상기 제1 광투과성막과 제2 광투과성막 사이에, 제3 광투과성막을 더 포함하는 것을 특징으로 하는 수광소자.
  4. 제3항에 있어서,
    상기 제3 광투과성막은, 실리콘 질화막인 것을 특징으로 하는 수광소자.
  5. 제1항에 기재된 수광소자와,
    상기 수광소자의 수광부로부터의 신호를 처리하는 신호처리회로를 포함하는 회로 내장형 수광장치에 있어서,
    상기 반도체층 상에 상기 수광장치 및 상기 신호처리회로가 형성된 것을 특징으로 하는 회로 내장형 수광장치.
  6. 제1항에 기재된 수광소자를 포함하는 광디스크 장치.
  7. 제5항에 기재된 회로 내장형 수광장치를 포함하는 광디스크 장치.
  8. 반도체층 상에 복수의 수광부를 포함하고,
    적어도 상기 복수의 수광부와, 상기 복수의 수광부 사이의 부분 상에, 상기 수광부에 가까운 측으로부터 순차적으로 적층된, 제1 광투과성막과 제2 광투과성막을 포함한 수광소자에 있어서,
    상기 제1 광투과성막과 제2 광투과성막은, 어느 것이나 산화막이고,
    상기 제1 광투과성막의 재료와 상기 제2 광투과성막의 재료는 서로 상이하고,
    또한, 상기 제2 광투과성막은 상기 제1 광투과성막보다도 두께가 두꺼운 것을 특징으로 하는 수광소자.
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