CN101373782B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明的一个实施方式中，一种半导体器件具有光敏二极管，位于P型衬底上方；NPN晶体管，形成于P型衬底上方；N⁺型掩埋区，设置在NPN晶体管正下方且被掩埋在P型衬底中以及P⁺型掩埋区，形成于N⁺型掩埋区中。

Description

半导体器件及其制造方法

本申请基于日本专利申请No.2007-216327，在此引入其内容作为参考。

技术领域

本发明涉及一种在衬底上具有受光元件的半导体器件。

背景技术

当前传播的CD(光盘)和DVD(数字通用光盘)的复制和记录通过在诸如CD和DVD的记录介质上照射激光束来进行，并且通过受光元件将从记录介质反射的光转换成电子信号。

如果记录介质的表面条件是平滑的，那么仅会发生少数散射。然而，该表面可能粗糙、有擦痕、变形和其上粘附灰尘。在这些情况下，由于该表面的不平滑，可能出现散射光，使得该光除了进入受光元件的光敏二极管部件之外，还有可能进入电路部件(由包括晶体管、电容器、电阻器等的元件组成)，并且可能导致电路故障。

记录介质使用的状态是不一致的，并且这使得难以保持介质的平滑表面。因此，有必要开发一种受光元件，该受光元件即使在发生散射光的情况下也不会导致故障。

为了防止散射光进入，应当防止在形成光敏二极管的区域之外生成的载流子的任何不必要影响。由此，半导体电路的表面由光屏蔽膜覆盖，光屏蔽膜由诸如铝层的金属互连层组成。然而，寄生电容可能因受光元件中的光屏蔽膜而出现，并且可能对较宽频率范围的频率特性造成不利的影响。

该缺点的原因在于衬底中的载流子的生成和扩散，这是由照射至未屏蔽光的衬底部件诸如侧表面的光所致。相应地，载流子移动至双极晶体管和电容器。移动的载流子流过电路部件而未被阻断，并且促成电流。结果，该电流流过电路部件，对电路工作造成不利的影响，并且可能导致故障。

日本专利申请特开No.2003-69071描述了一种PN结，该PN结在硅衬底的后表面上方形成，与光敏二极管部件相对，以便允许PN结部件吸收不必要的载流子，从而借助于在后表面上的电极，复合不良载流子。以这种方式，防止载流子在结部件上生成，从而可以抑制扩散分量。

日本专利申请特开No.2002-217448描述了一种具有PN结的半导体亮度传感器，该PN结形成于光敏二极管部件和电路部件下方的地表部分中，允许这些结吸收不必要的载流子。在该传感器中，NPN双极晶体管在均匀的P型硅衬底上方形成。

然而，上面文献中描述的传统技术在下面的一些方面中仍存在一些改进空间。

对于日本专利申请特开No.2003-69071，不必要的载流子的吸收效率可以根据入射光的波长而变化，因此，如果该器件用在覆盖从可见至较长(600nm至1000nm)范围的宽波段的条件下，仍有可能发生由不必要的载流子的影响所导致的故障。另外，通过光入射到除了光敏二极管部件之外的部件而生成的载流子，可能仅在较小有效程度上被吸收。该器件因此受光线应当入射在光敏二极管部件上的限制。

日本专利申请特开No.2002-217448涉及一种具有PN结的结构，该PN结形成于在光敏二极管部件和电路部件下方的地表部分中，允许这些结吸收不必要的载流子。在双极晶体管下方生成的载流子可能具有被耗尽层的电场所吸引的倾向，但是任何其它扩散的载流子可能未被阻断。这些未被阻断的载流子可以扩散到基区，引起电流，对电路产生不利地影响。

考虑到上述情形后，构思本发明，以防止由穿过衬底表面的入射光所生成的载流子扩散到电路部件。

发明内容

根据本发明，提供在第一导电型衬底上方具有受光元件的半导体器件，其包括：

双极晶体管，形成于第一导电型衬底的上方；

第二导电型掩埋区，在导电型上，与第一导电型相反，设置在双极晶体管正下方，并且被掩埋在第一导电型衬底中，以及

第一导电型掩埋区，设置在第二导电型掩埋区中。

在本发明的半导体器件中，第一导电型掩埋区设置在第二导电型掩埋区中。因此，在由光穿过衬底的表面生成的第一导电型衬底中的载流子的扩散，可能被在第二导电型掩埋区和第一导电型掩埋区之间的界面处形成的PN结部件中的耗尽层阻挡。另一方面，在PN结部件处生成的载流子被PN结反向偏置，并且在PN结部件中的耗尽层中被吸收。因此，可以防止在衬底和PN结部件中生成的载流子扩散到晶体管和发光元件。

根据本发明，还提供有一种具有在第一导电型衬底上方的受光元件的半导体器件的制造方法，该方法包括：

在第一导电型衬底中形成第二导电型掩埋区；

在第二导电型掩埋区中形成第一导电型掩埋区；以及

在第一导电型掩埋区上方形成双极晶体管。

现在，“第一导电型”一般代表N型，并且“第二导电型”代表P型。相反地，“第一导电型”可以代表P型，并且“第二导电型”可以代表N型。

还可选地，本发明中具体的深度方向、侧面和垂直的方向性仅为了便于简单说明各组成部分之间的相对关系，并非当执行本发明时，限定在该器件的制造和使用中的方向。

本发明成功地防止了由穿过衬底表面的光所生成的载流子向双极晶体管的扩散。

附图说明

从以下结合附图对特定优选实施方式的描述，本发明的上述及其它目的、优点及特征将变得更加明显，其中：

图1是示出第一实施方式的半导体器件的结构图；

图2A至图2C是示出第一实施方式的半导体器件的部分制造过程的工艺步骤的剖视图；

图3是示出第一实施方式的半导体器件的具体示例图；

图4是示出第二实施方式的半导体器件的结构图；

图5是示出第二实施方式的半导体器件的具体示例图；

图6是示出第三实施方式的半导体器件的结构图；

图7是示出第三实施方式的半导体器件的电阻器部件图；

图8是示出传统的半导体器件的结构图；

图9是示出传统的半导体器件的另一结构图；以及

图10是示出传统的半导体器件的电阻器部件图。

具体实施方式

现在将参考示意性实施方式对本发明进行描述。本领域技术人员应当认识到，利用本发明的启示可完成许多可替换的实施方式，并且本发明不限于为说明目的而示出的实施方式。

下面的段落将结合附图解释本发明的实施方式。需要理解的是：在所有的图中，任何相似的组成部分被赋予相似的附图标记，因此将不再重复解释。

(第一实施方式)

图1是示出第一实施方式的半导体器件的结构图。该半导体器件1具有位于P型衬底3上方的光敏二极管103，并且还具有在P型衬底3上方形成的NPN晶体管101，设置在NPN晶体管101的正下方且被掩埋在P型衬底3中的N⁺型掩埋区4，以及设置在N⁺型掩埋区4中的P⁺型掩埋区2。

NPN晶体管101具有：N^-型阱5；P型体区17，形成于N^-型阱5中；P型基极10，由P型扩散层组成；N型发射极12，由N型扩散层组成；P型基极10和N型发射极12两者均形成于P型体区17中；以及N型集电极14，由N型扩散层组成，该N型集电极14与P型体区17隔开形成。将N^-型阱5设置为与P⁺型掩埋区2的表面相接触。

NPN晶体管101的表面由光屏蔽膜11覆盖。光屏蔽膜11由使用诸如铝的金属的互连层组成。

载流子可以在P型衬底3中生成，这是由于光照射至未被光屏蔽膜11所屏蔽的部分或被更长波长的光照射所致。生成的载流子在P型衬底3中扩散。通过在N⁺型掩埋区4中设置P⁺型掩埋区2，在P型衬底3中生成的载流子可能被耗尽层阻断，该耗尽层在N⁺型掩埋区4和P⁺型掩埋区2被偏置时形成。

通过将N⁺型掩埋区4设置为正电势和通过将P型衬底3设置为GND电势，可以进一步拓宽PN结部件中的耗尽层。利用这样拓宽的耗尽层，在该耗尽层中生成的载流子能够从N⁺型掩埋区4流至P型衬底3。由于耗尽层的阻挡，载流子不能再扩散入NPN晶体管101，从而可以避免影响电路工作的电流的生成。

接下来，将说明该实施方式的半导体器件1的工作。P型基极10和N型发射极12被以电势V_be偏置。如果将N型发射极12和N型集电极14偏置为这种状态，那么载流子根据该偏置在N型发射极12和N型集电极14之间流动。从而NPN晶体管101能够这样工作。

另一方面，N^-型外延层9和P型外延层7被以电势V_cc偏置。这使得电路(未示出)工作。将N⁺型掩埋区4连接到N型外延层9，并且将P⁺型掩埋区2连接到P型外延层7。结果，N⁺型掩埋区4和P⁺型掩埋区2被偏置，并且在N⁺型掩埋区4和P⁺型掩埋区2的边界上形成耗尽层。利用该结构，可以阻断在P型衬底3中生成的载流子，从而可以抑制可能影响电路工作的任何不利影响。

图2A至图2C是示出本实施方式的半导体器件的部分制造过程的工艺步骤的剖视图。

可以将P型单晶硅衬底用作组成P型衬底3的材料。硅衬底具有暴露于其表面的硅晶结构的(100)表面。通过离子注入将诸如砷、锑等的N型杂质引进至P型衬底3，从而形成N⁺型掩埋区4(图2A)。

接下来，通过离子注入将诸如硼等的P型杂质引进N⁺型掩埋区4，从而形成P⁺掩埋区2(图2B)。

接下来，将外延硅层13设置在P型衬底3上，并且通过结合光刻的离子注入在P型衬底3的上方形成N区域和P区域。例如，通过使用砷的离子注入，在P⁺型掩埋区2的正上方形成N^-型阱5。另一方面，通过使用磷的离子注入，形成N^-型外延层9，与N⁺型掩埋区4相接触。另外，P型外延层7形成为与P⁺型掩埋区2相接触。将另一区域掺杂为具有P型导电性，一般通过硼离子注入来制造，从而形成P型外延层7(图2C)。

其后，通过离子注入引进杂质，从而形成P型体区17、N型集电极14、P型基极10和N型发射极12，从而形成NPN晶体管101。也形成光敏二极管103。通过这些工艺，获得如图1所示构造的半导体器件1。

一般可以将半导体器件1构造为如下面所描述。

图3是示出半导体器件1的具体示例图。将LOCOS层6设置在P型外延层7上。

LOCOS(硅的局部氧化)工艺是一种在半导体器件中局部形成用于元件绝缘的氧化膜的技术。LOCOS工艺能够缩短元件之间的距离，并且是一种先进的集成规模的有效技术。为形成LOCOS层，遵循图2B所示的工艺，外延硅层13由氮化膜(Si₃N₄)覆盖。随后的高温退火处理在没有氮化膜形成其上的区中产生氧化膜。氧化膜用作LOCOS层6。随后去除氮化膜，通过离子注入引入杂质，以便形成P型体区17、N型阱5、N型集电极14、P型基极10和N型发射极12，从而构造NPN晶体管101。通过这些工艺，NPN晶体管101和诸如光敏二极管103的其它元件可以形成为彼此互相绝缘。

接下来，将说明本实施方式的效果。半导体器件1具有在N⁺型掩埋区4中设置的P⁺型掩埋区2。随后通过在N⁺型掩埋区4和P⁺型掩埋区2之间的界面处形成的PN结部件中的耗尽层，防止通过穿过P型衬底3的表面的光在P型衬底3中生成的载流子的扩散。在PN结区生成的载流子，在被PN结部件反向偏置的同时，被PN结部件的耗尽层吸收。因此，可以防止在P型衬底3和PN结部件中生成的载流子扩散到诸如NPN晶体管101和光敏二极管103的电路。

图8是示出传统半导体器件的构造图。传统的构造不同于本实施方式的构造之处在于，NPN晶体管101形成于均匀的P型衬底3上方，并且既没有N⁺型掩埋区4也没有P⁺型掩埋区2在其中形成，不像图3所示的该实施方式的半导体器件1。因此，载流子可以由一般穿过未被光屏蔽膜11屏蔽的P型衬底3的区的入射光生成。这些生成的载流子扩散至NPN晶体管101，并且促成流向电路部件的电流。该电流对电路工作造成不利影响。

相反，在该实施方式的半导体器件中，由穿过P型衬底3表面的光所引起的在PN结中的消耗层中生成的载流子，被PN结反向偏置，并且在PN结部件的消耗层中被吸收。生成的载流子可能被阻断，以避免对NPN晶体管101的影响。另外，将N型阱5设置为与P⁺型掩埋区2的表面接触。因此，双极晶体管101和P型衬底3通过在N⁺型掩埋区4和P⁺型掩埋区2之间形成的PN结部件而完全隔开。

可以在不对工艺步骤做较大改变的情况下形成组成载流子的阻断结构的N⁺型掩埋区4和P⁺型掩埋区2。因此，该装置的性质和特性可以在不提高成本的情况下得以改善。该实施方式可以应用于光敏二极管103，该光敏二极管103适用于覆盖可见至更长波长区域的宽波长范围。

(第二实施方式)

图4是示出第二实施方式的半导体器件的结构图。半导体器件301具有被添加至第一实施方式的半导体器件1的电容器301。在P型衬底3上方与NPN晶体管101并列设置电容器301。该器件具有N⁺型掩埋区4和P⁺型掩埋区2，其中N⁺型掩埋区4设置在电容器301的正下方并且掩埋在P型衬底3中，P⁺型掩埋区2设置在电容器301正下方的N⁺型掩埋区4中。

电容器301具有电极16，且将绝缘夹层18放置在其下方。还设置N⁺型抽取区20。电流根据在N⁺型抽取区20的电势流入电路中。

将在下文说明半导体器件30的制造方法。与涉及半导体器件1的描述相似，形成N⁺型掩埋区4和P⁺型掩埋区2，将外延硅层13设置在P型衬底3上，并且通过结合光刻的离子注入在P型衬底3上方形成N区域和P区域。通过注入杂质形成N⁺型抽取区20。构造NPN晶体管101和光敏二极管103，随后由绝缘夹层18覆盖，安装电极16从而形成电容器301。

可选地，通常可将半导体器件30构造为如下文所述。图5是示出第二实施方式的半导体器件30的构造的具体示例图。将LOCOS层6设置到P型外延层7。

在本实施方式中形成LOCOS层6，与半导体器件1采用的方法相似。以这种方式，可以形成电容器301，与诸如NPN晶体管101、光敏二极管103等的其它元件隔离。

将在下文说明本实施方式的效果。对于载流子向电容器301的扩散也可以获得与第一实施方式中说明的那些相似的效果。载流子可以在P型衬底3中生成，这由照射至没有被光屏蔽膜11屏蔽的部分的光或者更长波长的光照射而导致。这些生成的载流子在P型衬底3中扩散。因为半导体器件30具有设置在N⁺型掩埋区4中的P⁺型掩埋区2，所以当N⁺型掩埋区4和P⁺型掩埋区2被偏置时，载流子可以被耗尽层阻断，该耗尽层在N⁺型掩埋区4和P⁺型掩埋区2之间的界面处形成。

图9是示出传统半导体器件的另一结构的图。该传统构造与本实施方式的构造的不同之处是，在均匀的P型衬底3上方形成NPN晶体管101，并且没有形成于电容器301的正下方的N⁺型掩埋区4也没有形成于电容器301的正下方的P⁺型掩埋区2，不同于图5所示的本实施方式的半导体器件30。

载流子的生成是由穿过未屏蔽光的P型衬底3的部分的光所导致。如果N⁺抽取区20具有GND电势，那么生成的载流子流至GND，并且不影响电路部件，然而，如果N⁺抽取区20具有高于GND的电势，那么载流子由于该电势移动，并且促成电流向电路部件的电流。该电流对电路工作造成不利的影响。

相反，根据本实施方式的构造，将P⁺型掩埋区2设置在N⁺型掩埋区4中。通过N⁺型掩埋区4和P⁺型掩埋区2之间的界面处所形成的PN结部件中的耗尽层防止通过穿过衬底表面的光使得在P型衬底3中生成的载流子的扩散。在PN结部件中生成的载流子被PN结反向偏置，并且被PN结部件中的耗尽层吸收。另外，将N型阱5设置为与P⁺型掩埋区2的表面相接触。因此，电容器301和P型衬底3通过形成于N⁺型掩埋区4和P⁺型掩埋区2之间的PN结部件完全地隔离。以这种方式，将P型衬底3中生成的载流子防止扩散到诸如晶体管的电路部件。

通过将N⁺型掩埋区4设置为正电势和通过将P型衬底3设置为GND电势，可以进一步拓宽PN结部件中的耗尽层。利用这样拓宽的耗尽层，在该耗尽层中生成的载流子能够通过N⁺型掩埋区4流至P型衬底3，不会对电路工作产生不利影响。由于耗尽层的阻挡，载流子不再扩散到NPN晶体管101，从而可以避免影响电路工作的电流的生成。

(第三实施方式)

图6是示出第三实施方式的半导体器件的结构图。半导体器件40具有添加至第二实施方式的半导体器件30的电阻器401。在P型衬底3上方，与电容器301并列设置电阻器401。LOCOS层未设置在电阻器401的正下方。

图7是示出本实施方式的半导体器件30的电阻器401的图。N^-型外延层9在P型衬底3上方形成。多晶硅层41设置在N^-型外延层9的上方。

图10是示出传统半导体器件的电阻器图。LOCOS层6在传统多晶硅层41的正下方形成。传统地，也通过N^-型外延层9和P型衬底3形成PN结，但是由于LOCOS层6的存在，不能在正电势下连接N^-型外延层9，从而不能完全吸收在多晶硅层41中生成的载流子。

相反，通过不使用LOCOS层6以及通过在正电势下连接N^-型外延层9，半导体器件40成功地吸收在PN结部件的耗尽层中所生成的载流子。

结合附图描述的本发明的实施方式仅作为本发明的示例，同时，除了上面所描述的那些构造之外，还允许采用各种构造。

例如，已经说明的涉及NPN晶体管的实施方式，可选地可采用使用PNP晶体管的构造。

本发明显然不限于上述实施方式，在不背离本发明的范围和精神的情况下可以对本发明作出修改和改变。

Claims (7)

1.一种半导体器件，其具有在第一导电型衬底上方的受光元件并且包括：

双极晶体管，形成于所述第一导电型衬底上方，并且包括：第二导电型阱，以及由第二导电型扩散层构成且与所述第二导电型阱相接触的集电极；

第二导电型掩埋区，在导电型上与所述第一导电型相反，设置在所述双极晶体管正下方，并且被掩埋在所述第一导电型衬底中；以及

第一导电型掩埋区，设置在所述第二导电型掩埋区中且与所述第二导电型阱相接触。

2.根据权利要求1所述的半导体器件，

其中，所述双极晶体管还包括：

第一导电型体区，形成于所述第二导电型阱中；以及

由第一导电型扩散层构成的基极以及由第二导电型扩散层构成的发射极，两者都形成于所述第一导电型体区中；

所述集电极与所述第一导电型体区隔开。

3.根据权利要求2所述的半导体器件，

还包括：

电容器，与所述双极晶体管并列设置在所述第一导电型衬底上；

第二导电型掩埋区，设置在所述电容器正下方，并且被掩埋在所述第一导电型衬底中；以及

第一导电型掩埋区，设置在所述电容器正下方的所述第二导电型掩埋区中。

4.根据权利要求3中的半导体器件，还包括电阻器部件，在所述第一导电型衬底上与所述电容器并列设置，以及

不具有设置在所述电阻器部件正下方的LOCOS膜。

5.根据权利要求1至4中的任一项所述的半导体器件，其中，所述双极晶体管是NPN晶体管。

6.一种半导体器件的制造方法，所述半导体器件具有在第一导电型衬底上方的受光元件，所述方法包括：

在所述第一导电型衬底中形成第二导电型掩埋区；

在所述第二导电型掩埋区中形成第一导电型掩埋区；以及

在所述第一导电型掩埋区上方形成双极晶体管，

其中，所述形成所述双极晶体管是将第二导电型集电极层形成为与所述第一导电型掩埋区的表面相接触，从而形成具有所述第二导电型集电极层的双极晶体管。

7.根据权利要求1所述的半导体器件，

其中，在所述第一导电型衬底和所述第二导电型掩埋区之间施加反向偏置。

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