KR100607833B1 - 반도체이미지센서와그를위한방법 - Google Patents
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Abstract
이미지 센서(10)는 N형 도전 영역(26)과 P형 핀 층(pinned layer)(37)을 포함하는 이미지 검출 소자를 갖는다. 그 두 영역들은 광의 상이한 주파수들로 전하 캐리어 수집 효과를 증가시키는 상이한 깊이들로 2개의 P-N 접합부들을 형성한다. 도전 영역(26)은, 도전 영역(26)의 일부가 MOS 트랜지스터(32)의 소스로 기능할 수 있도록 보장하는 각도 주입(angle implant)에 의해 형성된다.
Description
발명의 배경
본 발명은 발명자가 드롤리(Drowley) 등이고 발명의 명칭이 반도체 이미지 센서의 제조 방법 및 구조(METHOD OF A FORMING A SEMICONDUCTOR IMAGE SENSOR AND STRUCTURE)인 출원과 관련된다.
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 특히, 반도체 이미지 센서에 관한 것이다.
과거에는, COMS(complementary metal oxide semiconductor) 디바이스들로 기판 상에 반도체 이미지 센서들을 형성하기 위해 여러 가지 방법들이 사용되었다. 통상적으로, 센서의 수광부는, 종종 포토-게이트(photo-gate)로서 언급되는 대면적 트랜지스터의 게이트로서, 또는 MOS 트랜지스터의 소스-드레인 접합부로서 형성된다. 포토-게이트 트랜지스터의 구성은, 광을 전기 에너지로 변환하기 위해, 광이 트랜지스터의 실리콘 게이트를 통과하는 것을 필요로 한다. 결과적으로, 포토-게이트 구성은 감도가 감소되었다. 또한, 공핍 영역(depletion region)은 일반적으로 얕으므로(1미크론 이하), 적색광 흡수(red light absorption)에 의해 유발되는 캐리어들의 수집 효율을 감소시킨다. 또한, 종래의 포토-게이트 구성들은 표면 재결합에 의해 생성된 잡음에 대해 민감하다.
소스-드레인 접합부 구성은 일반적으로 트랜지스터의 동작에 대해 최적화되는 접합부를 가지며, 따라서, 또한 적색광에 의해 유발되는 캐리어들의 비효율적인 수집을 초래하는 얕은 접합부를 갖는다. 소스-드레인 접합부 구성의 또 다른 단점은, 통상적으로 접합 공핍 영역의 폭을 제한하는 고농도 도핑된(1016 atoms/cm3 이상) 영역에 접합부가 형성되므로, 적색광 흡수에 의해 유발되는 캐리어들의 수집 효율을 더 감소시킨다. 게다가, 그러한 고농도 도핑된 영역에 접합부를 형성하는 것은 광 검출 소자로부터 다른 전자 소자로 전달될 수 있는 전하량을 감소시키는 큰 커패시턴스를 초래한다.
종래의 CMOS 이미지 센서의 구성들은 종종 이미지 검출 소자 위에 실리사이드 층을 형성하며, 그에 따라, 감도가 더 감소했다.
따라서, 포토-게이트를 사용하지 않음으로써 보다 높은 효율을 초래하고, 얕은 접합부 깊이를 갖지 않음으로써 효율을 증가시키고, 표면 재결합으로부터의 잡음을 최소화하고, 광 검출 영역 위에 실리사이드를 사용하지 않음으로써 효율을 더욱 증가시키고, 광의 모든 파장들에 대해 캐리어 변환을 더욱 증가시키기 위해 넓은 공핍 영역을 가지며, 이미지 검출 소자로부터 다른 전자 소자로 전달되는 전하를 최소화하는 큰 커패시턴스를 갖지 않는 이미지 센서를 갖는 것이 바람직하다.
도 1은 반도체 이미지 센서(10)의 확대된 단면 부분을 도시한다. 센서(10)는 반도체 기판(11)과 그 위에 형성된 인헨스먼트층(enhancement layer)(12)에 의해 형성된 하부 P형 기판을 포함한다. 센서(10)는 하부 기판의 제 1 부분(13)에 형성된 제 1 웰 또는 P형 웰(16)을 갖는다. 웰(16)은 통상적으로 하부 기판 층(12)의 제 2 부분의 도핑 농도보다 높은 도핑 농도를 갖는다. 층(12)의 부분들(13, 14)은 층(12) 아래에 표시된 괄호로 식별된다. 이러한 층(12)의 제 2 부분은 하부 기판 내에 제 2 웰을 형성한다. 웰(16)의 표면 도핑 농도는 일반적으로 적어도 1x1016 atoms/cm3 이다. 웰(16)의 제 1 깊이, 즉, 깊이(24)는 일반적으로 층(12)의 깊이보다 낮고, 일반적으로 기판(11) 상에 다른 CMOS 디바이스들을 형성하기 쉽게 하기 위해 약 2 내지 4 미크론이다.
센서(10)의 이미지 캡쳐 소자 또는 광 검출 소자는 제 2 웰 또는 제 2 부분(14)에 형성되는 N형 도전 영역(26)을 포함한다. 도전 영역(26)은 하부 기판의 P형 물질과 제 1 P-N 접합부를 형성한다. 이 제 1 P-N 접합부는, 적색 파장들의 광을 쉽게 검출하기 위해 도전 영역(26)의 제 2 깊이, 즉, 깊이(29)에 위치되며, 통상적으로, 하부 기판의 표면으로부터 약 0.7 미크론 이하이며, 바람직하게는 약 0.5 미크론이다. P형 핀 층(pinning layer)(37)이 영역(26) 내에 형성되고, 하부 기판과 전기적 접속을 형성하기 위해 영역(26)으로부터 하부 기판의 층(12)으로 외부로 연장한다. 이러한 전기적 접속은 이미지 센서의 이러한 소자에 인가된 전위를 고정한다(pin). 결과적으로, 결과로 생긴 포토다이오드는 종종 핀 포토다이오드(pinned photodiode)로 언급된다. 층(37)과 영역(26)의 교차부를 따라 제 2 P-N 접합부가 형성된다. 통상적으로, 층(37)은 기판(11) 상의 다른 P-채널 MOS 트랜지스터들(도시되지 않음)의 저농도 도핑된 드레인 및 소스 영역들의 형성과 동시에 형성된다. 제 2 P-N 접합부의 깊이는 제 1 P-N 접합부의 깊이보다 낮다. 이 깊이는 청색 파장들의 광의 흡수 또는 검출을 최적화하도록 선택된다. 전달 트랜지스터 또는 제 1 MOS 트랜지스터(32)가 도전 영역(26)에 인접하게 형성되어, 영역(26)의 일부가 트랜지스터(32)의 소스를 형성하도록 한다. 제 2 또는 리셋 MOS 트랜지스터(31)가 웰(16) 내에 형성된다. 트랜지스터(31)는, 결합 영역(41)에 의해 트랜지스터(32)에 전기적으로 연결되는 소스를 갖는다.
트랜지스터(32)의 게이트의 일부를 포함하고 거기까지 연장하는 부분(14)의 표면의 약간을 노출하는 개구를 갖는 마스크를 적용함으로써 도전 영역(26)이 형성된다. 이어서, 영역(26)이 게이트(22)의 하부로 연장하는 것을 보장하도록, 기판(11)에 대해 수직으로부터 게이트(22) 쪽으로 떨어진 각도로 도펀트들이 주입되며, 그에 따라, 트랜지스터(32)의 소스 및 영역(26)을 형성하는데 있어서, 마스킹 및 다른 처리 동작들을 저감한다.
도 2는 도 1에 도시된 센서(10)를 제조하는 실시예에서의 단계의 화대된 단면 부분을 도시한다. 센서(10)는 고농도 도핑된 P형 기판(11)을 포함하며, 그 위에 저농도 도핑된 P형 인헨스먼트층(12)을 갖는다. 통상적으로, 기판(11)은 적어도 1x1016, 바람직하게는 1x1018 atoms/cm3의 제 1 또는 P형 도핑 농도를 가지며, 층(12)은 약 1x1015 atoms/cm3보다 크지 않은 P형 도핑 농도를 갖는다. 부가적으로, 층(12)은, 제 1 웰 또는 P-웰(16)이 형성되는 제 1 부분(13)과, 센서(10)의 광 검출 소자가 형성될 제 2 웰 또는 제 2 부분(14)을 포함한다. 고농도 도핑된 기판(11) 위에 놓이는 저농도 도핑된 제 2 부분(14)에 광 검출 소자들을 형성하는 것은 광 검출 소자에서의 캐리어 수집을 향상시킨다.
P형 웰(16)은, 층(12)의 제 1 부분(13)의 표면을 노출시키기 위해 마스크(17)를 적용함으로써 형성된다. 웰(16)을 형성하기 위해 노출된 표면 내에 도펀트들이 형성된다. 웰(16)을 형성한 후, 마스크(17)는 제거된다.
도 3은 후속하는 형성 단계에서 도 1 및 도 2에 도시된 센서(10)의 확대된 단면 부분을 도시한다. 도 1, 도 2 및 도 3에서의 유사한 소자들은 동일한 소자 번호들을 갖는다. 게이트 산화물(18)이 센서(10)의 표면 전체에 형성된다. 그 후, MOS 트랜지스터들(31, 32)에 대한 채널들을 생성하기 쉽게 하기 위해 채널 도핑 영역(19)이 형성된다. 트랜지스터들(31,32) 각각의 형성을 용이하게 하기 위해 산화물(18) 상에 게이트들(23, 22)이 형성된다.
그 후, 도전 영역(26)이 형성될 제 2 부분(14)의 영역을 노출시키기 위해 마스크(21)가 적용된다. 마스크(21)는 제 2 부분(14) 내에 게이트 산화물(18)의 표면의 일부를 노출시키는 개구를 가지며, 그 노출된 부분은 게이트(22)의 에지로부터 제 2 부분(14)으로 연장하고, 또한 게이트(22)의 일부를 노출시킨다. 화살표(27)로 표시된 도펀트들이 게이트(22) 쪽으로 각도(28)로 주입된다. 각도(28)는 센서(10)의 표면에 대해 수직한 선으로부터 측정된다. 각도(28)는 통상적으로 센서(10)의 표면에 대해 수직으로부터 15도보다 크며, 바람직하게는 적어도 25도이다. 이러한 각도 주입은 트랜지스터(32)의 소스로서 기능하는 영역(26)의 일부를 이용하는 것을 용이하게 하기 위해, 영역(26)이 게이트(22)의 약간 아래로 연장하는 것을 보장하도록 사용되며, 그에 따라, 트랜지스터(32)의 채널을 도전 영역(26)에 접속한다. 영역(26)을 형성한 다음에, 마스크(21)가 제거된다.
대안적으로, 두 개의 상이한 주입들이 영역(26)을 형성하기 위해 이용될 수 있다. 층(12) 내에 영역(26)을 깊게 형성하기 위해서, 센서(10)의 표면에 대해 거의 수직으로, 예를 들어, 120 내지 190keV의 높은 에너지 주입이 사용될 수 있다. 그 후, 영역(26)의 일부가 게이트(22)의 아래로 연장하는 것을 보장하기 위해, 예를 들어, 90 내지 130keV의 보다 낮은 에너지 주입이, 각도(28)와 실질적으로 같은 각도로 그리고 낮은 에너지로 형성될 수 있다.
도 4는 센서(10)의 형성에서의 후속 단계를 도시한다. 도 1, 도 2, 도 3 및 도 4에서의 유사한 소자들은 동일한 소자 번호들로 표시된다. 트랜지스터(32)의 드레인과 트랜지스터(31)의 소스 및 드레인을 형성을 위한 영역들을 노출시키는 개구를 갖는 마스크(34)가 적용된다. 그 후, 게이트들(22, 23)에 대해 소스 및 드레인 영역들을 자기-정렬하기 위해, 마스크들로서 게이트들(22, 23)의 에지들을 이용하여 소스-드레인 도펀트들(33)이 층(12)에 형성된다. 그 후, 마스크(34)는 제거된다.
도 5는 센서(10)의 형성에서의 후속 단계의 확대된 단면 부분을 도시한다. 도 1, 도 2, 도 3, 도 4 및 도 5에서의 유사한 소자들은 동일한 소자 번호들로 표시된다. 게이트(22)의 에지, 도전 영역(26)의 표면 및 도전 영역(26)에 연장하는 화살표로 표시된 영역(56)을 노출시키는 개구를 갖는 마스크(36)가 적용된다. 영역(26)의 노출된 부분 내에, 영역(26)으로부터 영역(56) 내로 그리고 트랜지스터(32)로부터 떨어져서 외부로 연장하는 P형 핀 층(37)을 형성하기 위해 P형 도펀트들이 노출된 표면에 형성된다. 층(37)의 깊이와 도핑 농도는 모든 광 유도 전하를 영역(26)으로부터 트랜지스터(32)의 드레인으로 전달하는 것을 용이하게 하도록 선택된다. 통상적으로, 층(37)은 약 0.2 내지 0.3 미크론의 깊이와, 약 5x1017atoms/cm3 이 상의 표면 도핑 농도를 갖는다. 층(37)을 형성한 후, 마스크(36)가 제거된다.
도 6은 센서(10)의 형성에서의 후속 단계를 도시하고 있다. 도 1, 도 2, 도 3, 도 4, 도 5 및 도 6에서의 유사한 소자들은 동일한 소자 번호들로 표시된다. 유전 물질이 센서(10)의 표면에 적용되고, 게이트들(22, 23)의 측벽들(sidewalls) 상에 스페이서들(spacers)(39)을 형성하고 센서(10)의 광 검출 소자 위에 놓이는 유 전체 덮개(dielectric covering)(38)을 형성하기 위해 패터닝된다. 덮개(38)는 통상적으로 후속 동작들을 위한 마스크를 형성하기 위해 게이트(22) 상으로 연장한다. 스페이서들(39)와 덮개(38)를 형성하기 위해 사용되는 물질은, 덮개(38) 위에 놓이는 임의의 물질의 유전상수와 하부 기판의 유전상수 사이의 유전상수를 갖도록 선택된다. 덮개(38)의 유전상수는, 하부 반도체 물질과 덮개(38)의 상부에 위치된 임의의 다른 유전체 또는 물질간의 반사들을 최소화하도록 선택된다. 예를 들어, 덮개(38)의 물질은, 청색 스펙트럼과 적색 스펙트럼간의 광에 대한 반사들을 최소화하기 위해, 30 내지 70 나노미터의 두께를 갖는 실리콘 질화물이 될 수 있다. 부가적으로, 130 내지 200 나노미터의 두께도 적절하게 수행할 것이다. 또한, 알루미늄 산화물 및 알루미늄 질화물과 같은 다른 물질들도 덮개(38) 및 스페이서들(39)을 형성하기 위한 적절한 물질들임이 입증되었다.
다음에는, 드레인(42) 및 소스(43)를 전기적으로 접속하는 결합 영역(41)의 형성을 초래하는 층(12) 내의 N형 도펀트들을 형성하기 위해 스페이서들(39) 및 덮개(38)가 마스크들로서 사용된다.
도 7은 센서(10)의 형성에서의 후속 단계를 도시하고 있다. 도 1 내지 도 7에서의 유사한 소자들은 동일한 소자 번호들로 표시된다. 결합 영역(41)과 게이트들(22, 23) 모두에 만들어진 콘택트들의 저항을 최소화하기 위해 저저항 물질이 적용된다. 통상적으로, 센서(10) 전체에 티타늄이 블랭킷 침착되고, 이어서 임의의 노출된 하부 실리콘 물질을 갖는 티타늄 실리사이드를 형성하기 위해 어닐링된다. 결과적으로, 층(38)은 영역(26) 및 층(37)에 의해 형성된 포토 다이오드의 위에 실리사이드가 형성되는 것을 방지한다. 티타늄 실리사이드를 형성하지 않는 나머지 티타늄은 제거되고, 그에 따라, 게이트들(22, 23)과 결합 영역(41) 상에 저저항 콘택트 물질들(44)을 남긴다. 이러한 형성 기술들은 본 기술분야의 숙련자들에게 잘 알려져 있다. 일반적으로, 센서(10) 및 그의 적절한 부분들에 대해 형성된 콘택트들 상에 도시되지 않은 층간 유전체가 형성된다.
도 8은 센서(10)의 핀 층(37)을 형성하기 위한 대안적인 실시예를 도시한다. 도 3에 도시된 바와 같이, 도전 영역(26)을 형성한 다음, 도 3에 도시된 각도(28)와 반대의 각도에서 주입을 수행함으로써 층(37)이 형성될 수 있다. 이 실시예에서, 화살표들(47)로 표시된 도펀트들이 센서(10)의 표면에 대해 수직으로부터 각도(48)로 게이트(22)로부터 떨어져 주입된다. 통상적으로, 층(37)의 일부가 트랜지스터(32)로부터 떨어져 영역(26)으로부터 외부로 연장하는 것을 보장하기 위해, 각도(48)는 10도 내지 25도이다. 층(37)의 이러한 부분은 인헨스먼트층(12)과의 콘택트를 형성하기 위해 사용된다. 일부 처리 시퀀스들에 대해, 이러한 대안적인 실시예들은 처리 동작들의 수를 감소시킬 수 있다.
지금까지 새로운 이미지 센서 및 그 제조 방법이 제공되었음을 알 수 있을 것이다. 고농도 도핑된 영역 위에 놓이는 저농도 도핑된 영역에 이미지 센서를 형성하는 것은 캐리어 수집을 향상시킨다. 깊은 도전 영역과 얕은 핀 층을 형성하는 것은 2개의 P-N 접합부들을 형성하며, 여기서, 하나의 P-N 접합부 및 그 연관된 공핍 영역은 적색 파장들의 광을 캡쳐하기 쉽도록 깊으며, 제 2 P-N 접합부 및 그 연관된 공핍 영역은 청색 파장의 광을 캡쳐하기 쉽도록 얕다. 이러한 구조는 또한 표면 재결합을 최소화하고, 전하 전달을 최대화한다. 도전 영역을 형성하기 위해 각도 주입을 이용하는 것은, 도전 영역이 전하 전달 트랜지스터의 소스로서 사용될 수 있는 것을 보장하고, 그에 따라, 제조 동작들을 최소화한다. 하부 기판의 유전상수와 상부 물질의 유전상수 사이의 유전상수를 갖는 유전 물질을 이용하는 것은 센서의 효율을 개선하고 반사들을 최소화한다. 광 검출 소자에 상부 실리사이드 물질이 없는 것을 보장하는 것은 또한 센서의 효율을 향상시킨다.
도 1은 본 발명에 따른 이미지 센서 실시예의 확대된 단면 부분을 도시한 도면.
도 2는 본 발명에 따른 제조 단계에서 도 1의 실시예의 확대된 단면 부분을 도시한 도면.
도 3 내지 도 7은 본 발명에 따른 후속 제조 단계들에서 도 1의 실시예의 확대된 단면 부분들을 도시한 도면.
도 8은 본 발명에 따르는 이미지 센서의 대안적인 실시예의 확대된 단면 부분을 도시한 도면.
* 도면의 주요부분에 대한 간단한 설명
10 : 센서 16 : P형 웰
11 : 반도체 기판 26 : 도전 영역
12 : 인헨스먼트층
Claims (6)
- 제 1 도전형의 반도체 기판(11)을 제공하는 단계;상기 기판 상에, 상기 제 1 도전형 및 제 1 도핑 농도를 갖는 인헨스먼트층(12)을 형성하는 단계;상기 인헨스먼트층의 제 1 부분 상에 제 1 웰(well)(16)을 형성하는 단계로서, 상기 제 1 웰은 상기 제 1 도전형 및 상기 제 1 도핑 농도보다 큰 제 2 도핑 농도를 갖고, 상기 제 1 웰은 상기 인헨스먼트층 내로 제 1 깊이(24)를 갖는, 상기 제 1 웰(16)을 형성하는 단계;상기 인헨스먼트층(12)의 제 2 부분에 제 2 도전형의 도전 영역(26)을 형성하는 단계로서, 상기 도전 영역의 제 1 부분은 MOS 트랜지스터(32)의 일부를 형성하는, 상기 도전 영역(26)을 형성하는 단계; 및상기 도전 영역 내에 핀 층(pinned layer)(37)의 제 1 부분을 형성하고 상기 MOS 트랜지스터(32)로부터 떨어진 방향으로 상기 도전 영역(26)으로부터 측면으로 연장하는 상기 핀 층(37)의 제 2 부분을 형성함으로써, 상기 인헨스먼트층(12)의 상기 제 2 영역 내에 상기 제 1 도전형의 핀 층(37)을 형성하는 단계를 포함하는, 이미지 센서 형성 방법.
- 제 1 항에 있어서,상기 도전 영역(26)을 형성하는 단계는, 상기 기판에 대해 수직선으로부터 적어도 15도 각도(28)로 상기 MOS 트랜지스터 쪽으로 각을 이룬 제 1 각도(28)로 제 1 도펀트를 주입하는 단계를 포함하는, 이미지 센서 형성 방법.
- 제 2 항에 있어서,상기 제 1 도펀트를 상기 제 1 각도(28)로 주입하는 단계는, 상기 기판에 대해 실질적으로 수직으로 제 1 도핑 농도를 주입하는 단계와 상기 제 1 각도(28)로 제 2 도핑 농도를 주입하는 단계를 포함하는, 이미지 센서 형성 방법.
- 제 2 항에 있어서,상기 도전 영역을 형성하는 단계 및 상기 제 1 도전형의 핀 층을 형성하는 단계는, 상기 기판에 대한 수직선으로부터 상기 MOS 트랜지스터 쪽으로 상기 제 1 각도(28)로 상기 도전 영역에 주입하는 단계와, 상기 기판에 대한 수직선으로부터 및 상기 MOS 트랜지스터로부터 제 2 각도(48)로 상기 핀 층에 주입하는 단계를 포함하는, 이미지 센서 형성 방법.
- 상기 이미지 센서의 도전 영역을 형성하기 위해서 적어도 15도의 제 1 각도(28)의 주입을 이용하는 단계; 및상기 도전 영역 내에 적어도 부분적으로 핀 층(37)을 형성하는 단계를 포함하는, 이미지 센서 형성 방법.
- 제 5 항에 있어서,제 2 각도(48)로 주입함으로써 상기 핀 층을 형성하는 단계를 더 포함하는, 이미지 센서 형성 방법.
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