JPH11233749A - 半導体イメージ・センサおよびその方法 - Google Patents

半導体イメージ・センサおよびその方法

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JPH11233749A
JPH11233749A JP10322993A JP32299398A JPH11233749A JP H11233749 A JPH11233749 A JP H11233749A JP 10322993 A JP10322993 A JP 10322993A JP 32299398 A JP32299398 A JP 32299398A JP H11233749 A JPH11233749 A JP H11233749A
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forming
region
image sensor
substrate
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JP10322993A
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I Drowley Clifford
クリフォード・アイ・ドロウレイ
S Swenson Mark
マーク・エス・スェンソン
J Paterson Jennifer
ジェニファー・ジェイ・パターソン
Ramasuwami Shurinasu
シュリナス・ラマスワミ
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Motorola Solutions Inc
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Motorola Inc
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/84—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of applied mechanical force, e.g. of pressure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
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    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements

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Abstract

(57)【要約】 【課題】 イメージ・センサ１０を提供する。 【解決手段】 イメージ・センサ１０は、Ｎ型導通領域
２６と、Ｐ型ピン型層３７とを含むイメージ検出素子を
有する。これら２つの領域は、異なる深さで２つのＰＮ
接合部を形成し、これが異なる光の周波数における電荷
キャリア捕集の効率を向上させる。導通領域２６は、導
通領域２６の一部がＭＯＳトランジスタ３２のソースと
して機能できるようにする角度付き注入によって形成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体デバイ
スに関し、さらに詳しくは、半導体イメージ・センサに
関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ(complementary metal o
xide semiconductor)デバイスで基板上に半導体イメー
ジ・センサを形成するためにさまざまな方法が用いられ
てきた。一般に、センサの受光部は、フォトゲート(pho
to-gate)とも呼ばれる大面積トランジスタのゲートとし
て、あるいはＭＯＳトランジスタのソース・ドレイン接
合部として形成される。フォトゲート・トランジスタ構
成では、光を電気エネルギに変換するため、光がトラン
ジスタのシリコン・ゲートを移動する必要がある。その
ため、フォトゲート構成は感度が低下する。さらに、空
乏領域が一般に浅い（１ミクロン以下）ので、赤色光吸
収によって生じるキャリアの捕集効率が低下する。ま
た、従来のフォトゲート構成は、表面再結合によって生
じる雑音を受けやすい。
【０００３】一般に、ソース・ドレイン接合構成は、ト
ランジスタ動作用に最適化された接合部を有し、そのた
め接合部が浅く、その結果、赤色光によって生じるキャ
リアの捕集効率が悪い。ソース・ドレイン接合構成の別
の欠点は、接合空乏領域の幅を制限する高濃度（１０16
ａｔｏｍｓ／ｃｍ3以上）の領域に接合部が一般に形成
され、そのため赤色光吸収によって生じるキャリアの捕
集効率をさらに低減することである。さらに、接合部を
このような高濃度の領域に形成することにより、大きな
キャパシタンスが生じ、これは光検出素子から別の電子
素子に移動できる電荷量を低減する。
【０００４】従来のＣＭＯＳイメージ・センサ構成は、
多くの場合、イメージ検出素子の上に珪化物層を形成
し、それにより感度をさらに低減する。
【０００５】
【発明が解決しようとする課題】従って、フォトゲート
を利用せず、それにより高効率が得られ、また浅い接合
深さを有さず、それにより効率を向上させ、また表面再
結合からの雑音を最小限に抑え、また光検出領域の上に
珪化物を利用せず、それにより効率をさらに向上させ、
また光のすべての波長についてキャリア変換をさらに向
上させるために広い空乏領域を有し、また大きなキャパ
シタンスを有さず、イメージ検出素子から他の電子素子
に移動される電荷を最小限に抑えるイメージ・センサを
設けることが望ましい。
【０００６】
【実施例】図１は半導体イメージ・センサ１０の拡大断
面図を示す。センサ１０は、半導体基板１１とその上に
形成されたエンハンスメント層１２とによって形成され
た下層Ｐ型基板を含む。センサ１０は、下層基板の第１
部分１３に形成された第１ウェルまたはＰ型ウェル１６
を有する。一般に、ウェル１６は、下層基板の層１２の
第２部分１４におけるドーピング濃度よりも高いドーピ
ング濃度を有する。層１２の部分１３，１４は、層１２
の下に示すブラケットによって識別される。この層１２
の第２部分は、下層基板内に第２ウェルを形成する。ウ
ェル１６の表面ドーピング濃度は、一般に少なくとも１
ｘ１０16ａｔｏｍｓ／ｃｍ3である。ウェル１６の第１
深さまたは深さ２４は一般に層１２の深さよりも小さ
く、また基板１１上に他のＣＭＯＳデバイスを形成しや
すくするために、一般に約２〜４ミクロンである。
【０００７】センサ１０のイメージ捕捉素子または光検
出素子は、第２ウェルまたは第２部分１４に形成された
Ｎ型導通領域を含む。導通領域２６は、下層基板のＰ型
材料と第１ＰＮ接合部を形成する。この第１ＰＮ接合部
は、赤色波長の光を容易に検出するために導通領域２６
の第２深さまたは深さ２９に配置され、下層基板の表面
から一般に約０．７ミクロン以下であり、好ましくは
０．５ミクロンである。Ｐ型ピン型層(P-type pinning
layer)３７は領域２６内に形成され、また下層基板と電
気接続を形成するために領域２６から下層基板の層１２
内へと延在する。この電気接続は、イメージ・センサの
この素子に印加される電位を固定(pin)する。そのた
め、これによって得られるフォトダイオードはピン型フ
ォトダイオード(pinned photodiode)と呼ばれることが
多い。第２ＰＮ接合部は、層３７と領域２６との交差部
分に沿って形成される。一般に、層３７は、基板１１上
の他のＰチャネルＭＯＳトランジスタ（図示せず）の低
濃度ドレインおよびソース領域の形成と同時に形成され
る。第２ＰＮ接合部の深さは、第１ＰＮ接合部の深さよ
りも小さい。この深さは、青色波長の光の吸収または検
出を最適化するように選択される。伝達トランジスタま
たは第１ＭＯＳトランジスタ３２は、領域２６の一部が
トランジスタ３２のソースを形成するように、導通領域
２６に隣接して形成される。第２ＭＯＳトランジスタま
たはリセットＭＯＳトランジスタ３１は、ウェル１６内
に形成される。トランジスタ３１は、結合領域４１によ
ってトランジスタ３２に電気結合されたソースを有す
る。
【０００８】導通領域２６は、トランジスタ３２のゲー
ト２２の一部まで延在する部分１４の表面の一部を露出
する開口部を有するマスクを適用することによって形成
される。次に、領域２６がゲート２２の下に延在するよ
うに、基板１１に対する垂直線からゲート方向に離れた
角度で、ドーパントが注入され、それにより領域２６お
よびトランジスタ３２のソースの形成においてマスキン
グおよび他の処理工程を節約する。
【０００９】図２は、図１に示すセンサ１０の製造の実
施例における段階の拡大断面図を示す。センサ１０は、
低濃度のＰ型エンハンスメント層１１がその上に形成さ
れた高濃度のＰ型基板１１を含む。一般に、基板１１は
少なくとも１ｘ１０16、好ましくは１ｘ１０18ａｔｏｍ
ｓ／ｃｍ3の第１またはＰ型ドーピング濃度を有し、層
１２は約１ｘ１０15ａｔｏｍｓ／ｃｍ3以下のＰ型ドー
ピング濃度を有する。さらに、層１２は、第１ウェルま
たはＰウェル１６が形成される第１部分１３と、センサ
１０の光検出素子が形成される第２ウェルまたは第２部
分１４とを含む。高濃度の基板１１の上にある低濃度の
第２部分１４において光検出素子を形成することは、こ
の光検出素子におけるキャリア捕集を向上させる。
【００１０】Ｐ型ウェル１６は、層１２の第１部分１３
の表面を露出するためマスク１７を適用することによっ
て形成される。ドーパントは、ウェル１６を形成するた
めに露出表面内に形成される。ウェル１６を形成した
後、マスク１７は除去される。
【００１１】図３は、以降の形成段階における図１およ
び図２に示すセンサ１０の拡大断面図を示す。図１，図
２および図３における同様な要素は同一参照番号を有す
る。ゲート酸化物１８は、センサ１０の表面全体に形成
される。その後、ＭＯＳトランジスタ３１，３２のチャ
ネルの形成を容易にするため、チャネル・ドーピング領
域１９が形成される。ゲート２３，２２は、トランジス
タ３１，３２の形成をそれぞれ容易にするため、酸化物
１８の上に形成される。
【００１２】次に、導通領域２６が形成される第２部分
１４の領域を露出するため、マスク２１が適用される。
マスク２１は、第２部分１４におけるゲート酸化物１８
の表面の一部を露出する開口部であって、この露出部分
はゲート２２のエッジから第２部分１４内に延在し、ま
たゲート２２の一部も露出する。矢印２７によって表さ
れるドーパントは、ゲート２２方向への角度２８で注入
される。角度２８は、センサ１０の表面に対する垂直な
線から測られる。角度２８は、センサ１０の表面に対す
る垂直線から、一般に１５度以上であり、好ましくは少
なくとも２５度である。この角度付き注入は、トランジ
スタ３２のソースとして機能する領域２６の一部を利用
することを容易にするため、領域２６がゲート２２のわ
ずか下を延在することを保証するために用いられ、これ
によりトランジスタ３２のチャネルを導通領域２６に接
続する。領域２６を形成した後、マスク２１は除去され
る。
【００１３】あるいは、領域２６を形成するために２つ
の異なる注入を利用できる。例えば１２０〜１９０ｋｅ
Ｖの高エネルギ注入は、層１２内に深く領域２６を形成
するために、センサ１０の表面に対してほぼ垂直に利用
できる。次に、例えば９０〜１３０ｋｅＶの低エネルギ
注入は、領域２６の一部がゲート２２の下に延在するこ
とを保証するために、角度２８と実質的に等しい角度お
よび低いエネルギにて形成できる。
【００１４】図４は、センサ１０の形成における以降の
段階を示す。図１，図２，図３および図４における同様
な要素は、同一の参照番号によって表される。トランジ
スタ３２のドレインと、トランジスタ３１のソースおよ
びドレインとを形成するための領域を露出する開口部を
有するマスクが適用される。次に、ソースおよびドレイ
ン領域をゲート２２，２３に自己整合させるために、ゲ
ート２２，２３のエッジをマスクとして利用することに
より、ソース・ドレイン・ドーパント３３は形成され
る。その後、マスク３４は除去される。
【００１５】図５は、センサ１０の形成における以降の
段階の拡大断面図を示す。図１，図２，図３，図４およ
び図５における同様な要素は、同一の参照番号によって
表される。ゲート２２のエッジと、導通領域２６の表面
と、領域２６を超えて延在する、矢印によって示される
領域５６とを露出する開口部を有するマスク３６が適用
される。領域２６の露出部分内に、また領域２６から領
域５６内に延在し、かつトランジスタ３２から離れて延
在して、Ｐ型ピン型層３７を形成するため、Ｐ型ドーパ
ントは露出面に形成される。層３７の深さおよびドーピ
ング濃度は、すべての光誘導電荷を領域２６からトラン
ジスタ３２のドレインに移動することを促進するように
選択される。一般に、層３７は、約０．２〜０．３ミク
ロンの深さを有し、約５ｘ１０17ａｔｏｍｓ／ｃｍ3以
上の表面ドーピング濃度を有する。層３７を形成した
後、マスク３６は除去される。
【００１６】図６は、センサ１０の形成における以降の
段階を示す。図１，図２，図３，図４，図５および図６
における同様な要素は、同一の参照番号によって表され
る。誘電材料がセンサ１０の表面に適用され、パターニ
ングされ、ゲート２２，２３の側壁上にスペーサ３９を
形成し、またセンサ１０の光検出素子の上に誘電被覆３
８を形成する。一般に、被覆３８はゲート２２の上に延
在し、以降の工程のためのマスクを形成する。スペーサ
３９および被覆３８を形成するために用いられる材料
は、下層基板の誘電率と、被覆３８の上にある材料の誘
電率との間の誘電率を有するように選択される。被覆３
８の誘電率は、下層半導体材料と被覆３８の上に配置さ
れる他の誘電体または材料との間の反射を最小限に抑え
るために選択される。例えば、被覆３８の材料は、青色
スペクトルと赤色スペクトルとの間の光の反射を最小限
に抑えるため、３０〜７０ナノメートルの厚さを有する
窒化シリコンでもよい。さらに、１３０〜２００ナノメ
ートルの厚さでも適切に機能する。酸化アルミニウムお
よび窒化アルミニウムなど他の材料も、被覆３８および
スペーサ３９を形成するのに適した材料と考えられる。
【００１７】次に、スペーサ３９および被覆３８は、層
１２におけるＮ型ドーパントを形成するためのマスクと
して利用され、その結果、ドレイン４２およびソース４
３を電気接続する結合領域４１が形成される。
【００１８】図７は、センサ１０の形成における以降の
段階を示す。図１ないし図７における同様な要素は、同
一の参照番号によって表される。結合領域４１およびゲ
ート２２，２３に対して形成されたコンタクトの抵抗を
最小限に抑えるため、低抵抗材料が適用される。一般
に、センサ１０全体にチタンがブランケット被着され、
次にアニール処理され、露出した下層シリコン材料を有
する珪化チタンを形成する。そのため、層３８は、領域
２６および層３７によって形成されるフォトダイオード
の上に珪化物を形成することを防ぐ。珪化チタンを形成
しない残りのチタンは除去され、それによりゲート２
２，２３の上の低抵抗コンタクト材料４４と、結合領域
４１とが残る。このような形成方法は当業者に周知であ
る。一般に、図示しない層間誘電体は、センサ１０と、
その適切な部分に対して形成されたコンタクトの上に形
成される。
【００１９】図８は、センサ１０のピン型層３７を形成
するための別の実施例を示す。図３で説明したように導
通領域２６を形成した後、図３に示した角度２８とは反
対の角度にて注入を行うことにより、層３７を形成でき
る。この実施例では、矢印４７によって表されるドーパ
ントは、センサ１０の表面に対する垂直線から角度４８
にて、ゲート２２から離れて注入される。一般に、角度
４８は、層３７の一部がトランジスタ３２から離れて、
領域２６から外側に延在することを保証するため、１０
〜２５度である。この層３７の部分は、エンハンスメン
ト層１２とのコンタクトを形成するために利用される。
一部の処理シーケンスに対して、この別の実施例は処理
工程数を低減できる。
【００２０】以上、新規なイメージ・センサおよびその
方法が提供されたことが理解できよう。高濃度の領域の
上にある低濃度の領域にイメージ・センサを形成するこ
とは、キャリア捕集を向上させる。深い導通領域および
浅いピン型層を形成することは、２つのＰＮ接合部を形
成し、ここで一方のＰＮ接合部およびその関連する空乏
領域は、赤色波長の光を捕捉すること促進するために深
く、また他方のＰＮ接合部およびその関連する空乏領域
は浅く、青色波長光の捕捉を促進する。また、この構造
は表面再結合を最小限に抑え、電荷移動を最大限にす
る。導通領域を形成するために角度付き注入を利用する
ことは、この導通領域を電荷移動トランジスタのソース
として利用できることを保証し、それにより製造工程を
最小限に抑えることができる。下層基板の誘電率と上層
材料の誘電率との間の誘電率を有する誘電材料を利用す
ることは、反射を最小限に抑え、センサの効率を向上さ
せる。また、光検出素子から上層の珪化物をなくすこと
は、センサの効率を改善する。
【図面の簡単な説明】
【図１】本発明によるイメージ・センサ実施例の拡大断
面図である。
【図２】本発明による製造段階における図１の実施例の
拡大断面図である。
【図３】本発明による以降の製造段階における図１の実
施例の拡大断面図である。
【図４】本発明による以降の製造段階における図１の実
施例の拡大断面図である。
【図５】本発明による以降の製造段階における図１の実
施例の拡大断面図である。
【図６】本発明による以降の製造段階における図１の実
施例の拡大断面図である。
【図７】本発明による以降の製造段階における図１の実
施例の拡大断面図である。
【図８】本発明によるイメージ・センサの別の実施例の
拡大断面図である。
【符号の説明】
１０ 半導体イメージ・センサ １１ 半導体基板 １２ エンハンスメント層 １３ 第１部分 １４ 第２部分 １６ 第１ウェル（Ｐ型ウェル） １７ マスク １８ ゲート酸化物 １９ チャネル・ドーピング領域 ２１ マスク ２２，２３ ゲート ２４ 第１深さ（ウェル１６の深さ） ２６ Ｎ型導通領域 ２７ ドーパント ２８ 角度 ２９ 第２深さ（導通領域２６の深さ） ３１ リセット・トランジスタ（第２ＭＯＳトランジス
タ） ３２ 伝達トランジスタ（第１ＭＯＳトランジスタ） ３３ ソース・ドレイン・ドーパント ３４ マスク ３６ マスク ３７ Ｐ型ピン型層 ３８ 誘電被覆 ３９ スペーサ ４１ 結合領域 ４２ ドレイン ４３ ソース ４４ 低抵抗コンタクト材料 ４７ ドーパント ４８ 角度
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・エス・スェンソン アメリカ合衆国アリゾナ州ヒグレイ、イー スト・サンタ・ローサ・プレイス4353 (72)発明者 ジェニファー・ジェイ・パターソン アメリカ合衆国アリゾナ州メサ、イース ト・エルムウッド・ストリート4133 (72)発明者 シュリナス・ラマスワミ アメリカ合衆国アリゾナ州ギルバート、イ ースト・ハーバード・アベニュー1042

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 イメージ・センサを形成する方法であっ
    て：第１導電型の半導体基板を設ける段階；前記基板の
    上にエンハンスメント層（１２）を形成する段階であっ
    て、前記エンハンスメント層は、前記第１導電型および
    第１ドーピング濃度を有する、段階；前記エンハンスメ
    ント層の第１部分の上に第１ウェル（１６）を形成する
    段階であって、前記第１ウェルは、前記第１導電型およ
    び前記第１ドーピング濃度よりも大きい第２ドーピング
    濃度を有し、前記第１ウェルは、前記エンハンスメント
    層内への第１深さ（２４）を有する、段階；前記エンハ
    ンスメント層（１２）の第２部分に第２導電型の導通領
    域（２６）を形成する段階であって、前記導通領域の第
    １部分は、ＭＯＳトランジスタ（３２）の一部を形成す
    る、段階；およびピン型層の第１部分を前記導通領域内
    に形成し、かつ前記ＭＯＳトランジスタ（３２）から離
    れる方向へ前記導通領域（２６）から横方向に延在する
    ピン型層の第２部分を形成することにより、前記エンハ
    ンスメント層（１２）の第２領域に前記第１導電型のピ
    ン型層（３７）を形成する段階；によって構成されるこ
    とを特徴とする方法。
  2. 【請求項２】 導通領域（２６）を形成する前記段階
    は、前記基板に対する垂直線から第１角度（２８）に
    て、また前記ＭＯＳトランジスタに向かって少なくとも
    １５度という角度（２８）にて、第１ドーパントを注入
    する段階を含むことを特徴とする請求項１記載の方法。
  3. 【請求項３】 第１角度（２８）にて第１ドーパントを
    注入する前記段階は、前記基板に対して実質的に垂直に
    第１ドーピング濃度を注入し、前記第１角度（２８）に
    て第２ドーピング濃度を注入する段階を含むことを特徴
    とする請求項２記載の方法。
  4. 【請求項４】 前記導通領域を形成する前記段階および
    前記第１導通型のピン型層を形成する前記段階は、前記
    ＭＯＳトランジスタに向かって前記基板に対する垂直線
    から前記第１角度（２８）で前記導通領域に注入し、前
    記基板に対する垂直線と前記ＭＯＳトランジスタとから
    第２角度（４８）離して前記ピン型層に注入する段階を
    含むことを特徴とする請求項２記載の方法。
  5. 【請求項５】 イメージ・センサを形成する方法であっ
    て：少なくとも１５度の第１角度（２８）にて注入を利
    用する段階であって、前記イメージ・センサの導通領域
    を形成する、ところの段階；および前記導通領域内に少
    なくとも部分的にピン型層（３７）を形成する段階；に
    よって構成されることを特徴とする方法。
  6. 【請求項６】 第２角度（４８）にて注入することによ
    り前記ピン型層を形成する段階をさらに含むことを特徴
    とする請求項５記載の方法。
  7. 【請求項７】 イメージ・センサであって：基板（１
    １）；前記基板上のピン型フォトダイオード；前記ピン
    型フォトダイオードの上の誘電層（３８）；および前記
    イメージ・センサの一部の上の珪化物層であって、前記
    ピン型フォトダイオードの上の領域には前記珪化物層が
    ない、ところの珪化物層；によって構成されることを特
    徴とするイメージ・センサ。
JP10322993A 1997-11-14 1998-11-13 半導体イメージ・センサおよびその方法 Pending JPH11233749A (ja)

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