JP5868932B2 - 半導体イメージ・センサ - Google Patents

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Description

本発明は、一般に、半導体デバイスに関し、さらに詳しくは、半導体イメージ・センサに関する。
従来、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスで基板上に半導体イメージ・センサを形成するためにさまざまな方法が用いられてきた。一般に、センサの受光部は、フォトゲート（ｐｈｏｔｏ−ｇａｔｅ）とも呼ばれる大面積トランジスタのゲートとして、あるいはＭＯＳトランジスタのソース・ドレイン接合部として形成される。フォトゲート・トランジスタ構成では、光を電気エネルギに変換するため、光がトランジスタのシリコン・ゲートを移動する必要がある。そのため、フォトゲート構成は感度が低下する。さらに、空乏領域が一般に浅い（１ミクロン以下）ので、赤色光吸収によって生じるキャリアの捕集効率が低下する。また、従来のフォトゲート構成は、表面再結合によって生じる雑音を受けやすい。
一般に、ソース・ドレイン接合構成は、トランジスタ動作用に最適化された接合部を有し、そのため接合部が浅く、その結果、赤色光によって生じるキャリアの捕集効率が悪い。ソース・ドレイン接合構成の別の欠点は、接合空乏領域の幅を制限する高濃度（１０１６ａｔｏｍｓ／ｃｍ３以上）の領域に接合部が一般に形成され、そのため赤色光吸収によって生じるキャリアの捕集効率をさらに低減することである。さらに、接合部をこのような高濃度の領域に形成することにより、大きなキャパシタンスが生じ、これは光検出素子から別の電子素子に移動できる電荷量を低減する。
従来のＣＭＯＳイメージ・センサ構成は、多くの場合、イメージ検出素子の上に珪化物層を形成し、それにより感度をさらに低減する。
従って、フォトゲートを利用せず、それにより高効率が得られ、また浅い接合深さを有さず、それにより効率を向上させ、また表面再結合からの雑音を最小限に抑え、また光検出領域の上に珪化物を利用せず、それにより効率をさらに向上させ、また光のすべての波長についてキャリア変換をさらに向上させるために広い空乏領域を有し、また大きなキャパシタンスを有さず、イメージ検出素子から他の電子素子に移動される電荷を最小限に抑えるイメージ・センサを設けることが望ましい。
本発明によるイメージ・センサ実施例の拡大断面図である。 本発明による製造段階における図１の実施例の拡大断面図である。 本発明による以降の製造段階における図１の実施例の拡大断面図である。 本発明による以降の製造段階における図１の実施例の拡大断面図である。 本発明による以降の製造段階における図１の実施例の拡大断面図である。 本発明による以降の製造段階における図１の実施例の拡大断面図である。 本発明による以降の製造段階における図１の実施例の拡大断面図である。 本発明によるイメージ・センサの別の実施例の拡大断面図である。
図１は半導体イメージ・センサ１０の拡大断面図を示す。センサ１０は、半導体基板１１とその上に形成されたエンハンスメント層１２とによって形成された下層Ｐ型基板を含む。センサ１０は、下層基板の第１部分１３に形成された第１ウェルまたはＰ型ウェル１６を有する。一般に、ウェル１６は、下層基板の層１２の第２部分１４におけるドーピング濃度よりも高いドーピング濃度を有する。層１２の部分１３，１４は、層１２の下に示すブラケットによって識別される。この層１２の第２部分は、下層基板内に第２ウェルを形成する。ウェル１６の表面ドーピング濃度は、一般に少なくとも１ｘ１０１６ａｔｏｍｓ／ｃｍ３である。ウェル１６の第１深さまたは深さ２４は一般に層１２の深さよりも小さく、また基板１１上に他のＣＭＯＳデバイスを形成しやすくするために、一般に約２〜４ミクロンである。
センサ１０のイメージ捕捉素子または光検出素子は、第２ウェルまたは第２部分１４に形成されたＮ型導通領域を含む。導通領域２６は、下層基板のＰ型材料と第１ＰＮ接合部を形成する。この第１ＰＮ接合部は、赤色波長の光を容易に検出するために導通領域２６の第２深さまたは深さ２９に配置され、下層基板の表面から一般に約０．７ミクロン以下であり、好ましくは０．５ミクロンである。Ｐ型ピン型層（Ｐ−ｔｙｐｅ ｐｉｎｎｉｎｇ ｌａｙｅｒ）３７は領域２６内に形成され、また下層基板と電気接続を形成するために領域２６から下層基板の層１２内へと延在する。この電気接続は、イメージ・センサのこの素子に印加される電位を固定（ｐｉｎ）する。そのため、これによって得られるフォトダイオードはピン型フォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ）と呼ばれることが多い。第２ＰＮ接合部は、層３７と領域２６との交差部分に沿って形成される。一般に、層３７は、基板１１上の他のＰチャネルＭＯＳトランジスタ（図示せず）の低濃度ドレインおよびソース領域の形成と同時に形成される。第２ＰＮ接合部の深さは、第１ＰＮ接合部の深さよりも小さい。この深さは、青色波長の光の吸収または検出を最適化するように選択される。伝達トランジスタまたは第１ＭＯＳトランジスタ３２は、領域２６の一部がトランジスタ３２のソースを形成するように、導通領域２６に隣接して形成される。第２ＭＯＳトランジスタまたはリセットＭＯＳトランジスタ３１は、ウェル１６内に形成される。トランジスタ３１は、結合領域４１によってトランジスタ３２に電気結合されたソースを有する。
導通領域２６は、トランジスタ３２のゲート２２の一部まで延在する部分１４の表面の一部を露出する開口部を有するマスクを適用することによって形成される。次に、領域２６がゲート２２の下に延在するように、基板１１に対する垂直線からゲート方向に離れた角度で、ドーパントが注入され、それにより領域２６およびトランジスタ３２のソースの形成においてマスキングおよび他の処理工程を節約する。
図２は、図１に示すセンサ１０の製造の実施例における段階の拡大断面図を示す。センサ１０は、低濃度のＰ型エンハンスメント層１１がその上に形成された高濃度のＰ型基板１１を含む。一般に、基板１１は少なくとも１ｘ１０１６、好ましくは１ｘ１０１８ａｔｏｍｓ／ｃｍ３の第１またはＰ型ドーピング濃度を有し、層１２は約１ｘ１０１５ａｔｏｍｓ／ｃｍ３以下のＰ型ドーピング濃度を有する。さらに、層１２は、第１ウェルまたはＰウェル１６が形成される第１部分１３と、センサ１０の光検出素子が形成される第２ウェルまたは第２部分１４とを含む。高濃度の基板１１の上にある低濃度の第２部分１４において光検出素子を形成することは、この光検出素子におけるキャリア捕集を向上させる。
Ｐ型ウェル１６は、層１２の第１部分１３の表面を露出するためマスク１７を適用することによって形成される。ドーパントは、ウェル１６を形成するために露出表面内に形成される。ウェル１６を形成した後、マスク１７は除去される。
図３は、以降の形成段階における図１および図２に示すセンサ１０の拡大断面図を示す。図１，図２および図３における同様な要素は同一参照番号を有する。ゲート酸化物１８は、センサ１０の表面全体に形成される。その後、ＭＯＳトランジスタ３１，３２のチャネルの形成を容易にするため、チャネル・ドーピング領域１９が形成される。ゲート２３，２２は、トランジスタ３１，３２の形成をそれぞれ容易にするため、酸化物１８の上に形成される。
次に、導通領域２６が形成される第２部分１４の領域を露出するため、マスク２１が適用される。マスク２１は、第２部分１４におけるゲート酸化物１８の表面の一部を露出する開口部であって、この露出部分はゲート２２のエッジから第２部分１４内に延在し、またゲート２２の一部も露出する。矢印２７によって表されるドーパントは、ゲート２２方向への角度２８で注入される。角度２８は、センサ１０の表面に対する垂直な線から測られる。角度２８は、センサ１０の表面に対する垂直線から、一般に１５度以上であり、好ましくは少なくとも２５度である。この角度付き注入は、トランジスタ３２のソースとして機能する領域２６の一部を利用することを容易にするため、領域２６がゲート２２のわずか下を延在することを保証するために用いられ、これによりトランジスタ３２のチャネルを導通領域２６に接続する。領域２６を形成した後、マスク２１は除去される。
あるいは、領域２６を形成するために２つの異なる注入を利用できる。例えば１２０〜１９０ｋｅＶの高エネルギ注入は、層１２内に深く領域２６を形成するために、センサ１０の表面に対してほぼ垂直に利用できる。次に、例えば９０〜１３０ｋｅＶの低エネルギ注入は、領域２６の一部がゲート２２の下に延在することを保証するために、角度２８と実質的に等しい角度および低いエネルギにて形成できる。
図４は、センサ１０の形成における以降の段階を示す。図１，図２，図３および図４における同様な要素は、同一の参照番号によって表される。トランジスタ３２のドレインと、トランジスタ３１のソースおよびドレインとを形成するための領域を露出する開口部を有するマスクが適用される。次に、ソースおよびドレイン領域をゲート２２，２３に自己整合させるために、ゲート２２，２３のエッジをマスクとして利用することにより、ソース・ドレイン・ドーパント３３は形成される。その後、マスク３４は除去される。
図５は、センサ１０の形成における以降の段階の拡大断面図を示す。図１，図２，図３，図４および図５における同様な要素は、同一の参照番号によって表される。ゲート２２のエッジと、導通領域２６の表面と、領域２６を超えて延在する、矢印によって示される領域５６とを露出する開口部を有するマスク３６が適用される。領域２６の露出部分内に、また領域２６から領域５６内に延在し、かつトランジスタ３２から離れて延在して、Ｐ型ピン型層３７を形成するため、Ｐ型ドーパントは露出面に形成される。層３７の深さおよびドーピング濃度は、すべての光誘導電荷を領域２６からトランジスタ３２のドレインに移動することを促進するように選択される。一般に、層３７は、約０．２〜０．３ミクロンの深さを有し、約５ｘ１０１７ａｔｏｍｓ／ｃｍ３以上の表面ドーピング濃度を有する。層３７を形成した後、マスク３６は除去される。
図６は、センサ１０の形成における以降の段階を示す。図１，図２，図３，図４，図５および図６における同様な要素は、同一の参照番号によって表される。誘電材料がセンサ１０の表面に適用され、パターニングされ、ゲート２２，２３の側壁上にスペーサ３９を形成し、またセンサ１０の光検出素子の上に誘電被覆３８を形成する。一般に、被覆３８はゲート２２の上に延在し、以降の工程のためのマスクを形成する。スペーサ３９および被覆３８を形成するために用いられる材料は、下層基板の誘電率と、被覆３８の上にある材料の誘電率との間の誘電率を有するように選択される。被覆３８の誘電率は、下層半導体材料と被覆３８の上に配置される他の誘電体または材料との間の反射を最小限に抑えるために選択される。例えば、被覆３８の材料は、青色スペクトルと赤色スペクトルとの間の光の反射を最小限に抑えるため、３０〜７０ナノメートルの厚さを有する窒化シリコンでもよい。さらに、１３０〜２００ナノメートルの厚さでも適切に機能する。酸化アルミニウムおよび窒化アルミニウムなど他の材料も、被覆３８およびスペーサ３９を形成するのに適した材料と考えられる。
次に、スペーサ３９および被覆３８は、層１２におけるＮ型ドーパントを形成するためのマスクとして利用され、その結果、ドレイン４２およびソース４３を電気接続する結合領域４１が形成される。
図７は、センサ１０の形成における以降の段階を示す。図１ないし図７における同様な要素は、同一の参照番号によって表される。結合領域４１およびゲート２２，２３に対して形成されたコンタクトの抵抗を最小限に抑えるため、低抵抗材料が適用される。一般に、センサ１０全体にチタンがブランケット被着され、次にアニール処理され、露出した下層シリコン材料を有する珪化チタンを形成する。そのため、層３８は、領域２６および層３７によって形成されるフォトダイオードの上に珪化物を形成することを防ぐ。珪化チタンを形成しない残りのチタンは除去され、それによりゲート２２，２３の上の低抵抗コンタクト材料４４と、結合領域４１とが残る。このような形成方法は当業者に周知である。一般に、図示しない層間誘電体は、センサ１０と、その適切な部分に対して形成されたコンタクトの上に形成される。
図８は、センサ１０のピン型層３７を形成するための別の実施例を示す。図３で説明したように導通領域２６を形成した後、図３に示した角度２８とは反対の角度にて注入を行うことにより、層３７を形成できる。この実施例では、矢印４７によって表されるドーパントは、センサ１０の表面に対する垂直線から角度４８にて、ゲート２２から離れて注入される。一般に、角度４８は、層３７の一部がトランジスタ３２から離れて、領域２６から外側に延在することを保証するため、１０〜２５度である。この層３７の部分は、エンハンスメント層１２とのコンタクトを形成するために利用される。一部の処理シーケンスに対して、この別の実施例は処理工程数を低減できる。
以上、新規なイメージ・センサおよびその方法が提供されたことが理解できよう。高濃度の領域の上にある低濃度の領域にイメージ・センサを形成することは、キャリア捕集を向上させる。深い導通領域および浅いピン型層を形成することは、２つのＰＮ接合部を形成し、ここで一方のＰＮ接合部およびその関連する空乏領域は、赤色波長の光を捕捉すること促進するために深く、また他方のＰＮ接合部およびその関連する空乏領域は浅く、青色波長光の捕捉を促進する。また、この構造は表面再結合を最小限に抑え、電荷移動を最大限にする。導通領域を形成するために角度付き注入を利用することは、この導通領域を電荷移動トランジスタのソースとして利用できることを保証し、それにより製造工程を最小限に抑えることができる。下層基板の誘電率と上層材料の誘電率との間の誘電率を有する誘電材料を利用することは、反射を最小限に抑え、センサの効率を向上させる。また、光検出素子から上層の珪化物をなくすことは、センサの効率を改善する。
１０ 半導体イメージ・センサ
１１ 半導体基板
１２ エンハンスメント層
１３ 第１部分
１４ 第２部分
１６ 第１ウェル（Ｐ型ウェル）
１７ マスク
１８ ゲート酸化物
１９ チャネル・ドーピング領域
２１ マスク
２２，２３ ゲート
２４ 第１深さ（ウェル１６の深さ）
２６ Ｎ型導通領域
２７ ドーパント
２８ 角度
２９ 第２深さ（導通領域２６の深さ）
３１ リセット・トランジスタ（第２ＭＯＳトランジスタ）
３２ 伝達トランジスタ（第１ＭＯＳトランジスタ）
３３ ソース・ドレイン・ドーパント
３４ マスク
３６ マスク
３７ Ｐ型ピン型層
３８ 誘電被覆
３９ スペーサ
４１ 結合領域
４２ ドレイン
４３ ソース
４４ 低抵抗コンタクト材料
４７ ドーパント
４８ 角度

Claims (31)

  1. イメージ・センサを形成する方法であって：
    第１導電型の半導体基板を設ける段階；
    前記基板の上にエンハンスメント層を形成する段階であって、前記エンハンスメント層は、前記第１導電型および第１ドーピング濃度を有する、段階；
    前記エンハンスメント層の第１部分の上に第１ウェルを形成する段階であって、前記第１ウェルは、前記第１導電型および前記第１ドーピング濃度よりも大きい第２ドーピング濃度を有し、前記第１ウェルは、前記エンハンスメント層内への第１深さを有する、段階；
    前記エンハンスメント層の第２部分に第２導電型の導通領域を形成する段階であって、前記導通領域の第１部分は、ＭＯＳトランジスタの一部を形成する、段階；および
    ピン型層の第１部分を前記導通領域内に形成し、かつ前記ＭＯＳトランジスタから離れる方向へ前記導通領域から横方向に延在する前記ピン型層の第２部分を形成することにより、前記エンハンスメント層の前記第２部分に前記第１導電型の前記ピン型層を形成する段階；によって構成され、
    前記ピン型層の上の誘電層を形成し、前記イメージ・センサにおける一部上に珪化物層を形成する段階をさらに含み、前記ピン型層の上の領域には前記珪化物層がないことを特徴とする方法。
  2. 前記基板を設ける前記段階は、前記基板に前記第１および第２のドーピング濃度よりも大きい第３のドーピング濃度を与える段階を含むことを特徴とする請求項１記載の方法。
  3. 前記導通領域を形成する前記段階は、前記基板に対する垂直線から第１角度にて、また前記ＭＯＳトランジスタに向かって角度をつけて、第１ドーパントを注入する段階を含むことを特徴とする請求項１記載の方法。
  4. 前記第１角度にて前記第１ドーパントを注入する前記段階では、１５度以上の角度をつけることを特徴とする請求項３記載の方法。
  5. 前記第１角度にて前記第１ドーパントを注入する前記段階は、前記基板に対して垂直に第１ドーピング濃度を注入し、前記第１角度にて第２ドーピング濃度を注入する段階を含むことを特徴とする請求項３記載の方法。
  6. 前記第１ドーピング濃度は、第１エネルギで注入され、前記第２ドーピング濃度は、第２エネルギで注入されることを特徴とする請求項５記載の方法。
  7. 前記導通領域を形成する前記段階および前記第１導電型の前記ピン型層を形成する前記段階は、前記ＭＯＳトランジスタに向かって前記基板に対する垂直線から前記第１角度で前記第１ドーパントを注入することにより前記導通領域に注入し、前記ＭＯＳトランジスタから離して前記基板に対する垂直線から第２角度で前記ピン型層に注入する段階を含むことを特徴とする請求項３記載の方法。
  8. 前記第１角度にて前記第１ドーパントを注入する前記段階は、前記基板に対して垂直に第１ドーピング濃度を注入し、前記第１角度にて第２ドーピング濃度を注入する段階を含むことを特徴とする請求項７記載の方法。
  9. 前記第１ドーピング濃度は、第１エネルギで注入され、前記第２ドーピング濃度は、第２エネルギで注入されることを特徴とする請求項８記載の方法。
  10. 前記導通領域を形成する前記段階では、前記導通領域を０．７ミクロン未満の深さまで形成することを特徴とする請求項１記載の方法。
  11. 前記第１ウェルを形成する前記段階では、前記第１ウェルを前記エンハンスメント層の深さより浅い第１深さまで形成することを特徴とする請求項１記載の方法。
  12. 前記ピン型層上の誘電層を形成する段階をさらに含み、前記誘電層は、前記誘電層の上にある誘電体の誘電率と前記ピン型層が上に形成される下層基板の誘電率と間の誘電率を有することを特徴とする請求項１記載の方法。
  13. イメージ・センサを形成する方法であって：
    前記基板に対する垂直線から第１角度にて、ＭＯＳトランジスタに向かって角度をつけての注入を用いて前記イメージ・センサの導通領域を形成する、段階；および
    ピン型層を少なくとも部分的に前記導通領域内に形成する、段階；によって構成され、
    前記ピン型層の上の誘電層を形成し、前記イメージ・センサの一部上に珪化物層を形成する段階をさらに含み、前記ピン型層の上の領域には前記珪化物層がないことを特徴とする方法。
  14. さらに第１ドーピング濃度の基板を用い、前記基板上にエンハンスメント層を形成し、前記エンハンスメント層は前記第１ドーピング濃度未満のドーピング濃度を有し、前記導通領域は前記エンハンスメント層内に形成されることを特徴とする請求項１３記載の方法。
  15. 前記基板に対する垂直線から第２角度にて、また前記ＭＯＳトランジスタに向かって角度をつけての注入により前記ピン型層を形成する段階をさらに含むことを特徴とする請求項１３記載の方法。
  16. 前記ピン型層の上に誘電層を形成する段階をさらに含み、前記誘電層は、前記誘電層の上にある誘電体の誘電率と前記ピン型層が上に形成される下層基板の誘電率の間の誘電率を有することを特徴とする請求項１３記載の方法。
  17. アクティブピクセルイメージ・センサを形成する方法であって：
    第１導電型の半導体基板を設ける段階；
    前記基板の上にエンハンスメント層を形成する段階であって、前記エンハンスメント層は、前記第１導電型および第１ドーピング濃度を有する、段階；
    前記エンハンスメント層の第１部分の上に第１ウェルを形成する段階であって、前記第１ウェルは、前記第１導電型および前記第１ドーピング濃度よりも高い第２ドーピング濃度を有し、前記第１ウェルは、前記エンハンスメント層内への第１深さを有する、段階；
    少なくとも1つの第１のＭＯＳトランジスタを前記第１部分内の前記第１ウェルに形成する段階；
    前記エンハンスメント層の第２部分にピン型フォトダイオードを設ける段階であって、前記ピン型フォトダイオードは、表面から第１深さに第１ＰＮ接合部、前記第１深さ未満の第２深さに第２ＰＮ接合部、および前記第１深さと前記第２深さとの間に前記第２導電型の導通領域を有する段階;および、
    前記エンハンスメント層の前記第２部分に少なくとも１つの第２のＭＯＳトランジスタを形成して前記ピン型フォトダイオードが前記第２部分の前記第２のＭＯＳトランジスタの一部を形成し、前記第２部分の前記第２のＭＯＳトランジスタのゲートが前記第２部分内にあり、前記第２部分の前記第２のＭＯＳトランジスタのドレインが前記第１部分および前記第２部分内にあるようにする段階；によって構成され、
    前記ピン型層の上の誘電層を形成し、前記イメージ・センサの一部上に珪化物層を形成する段階をさらに含み、前記ピン型層の上の領域には前記珪化物層がないことを特徴とする方法。
  18. 前記エンハンスメント層の前記第２部分に前記ＭＯＳトランジスタを形成して前記第２のＭＯＳトランジスタの前記一部が前記フォトダイオードから形成されるようにした前記段階では、前記一部が前記第２のＭＯＳトランジスタの前記ゲートの下にあるように前記フォトダイオード部分を形成する段階をさらに含むことを特徴とする請求項１７記載の方法。
  19. 前記ピン型フォトダイオードを形成する前記段階が、ピン型層の第１部分を前記第２導電型の前記導通領域内に形成し、かつ前記第１のＭＯＳトランジスタから離れる方向へ前記第２導電型の前記導通領域から横方向に延在する前記ピン型層の第２部分を形成することにより、前記エンハンスメント層の前記第２部分に前記第１導電型の前記ピン型層を形成する段階によって構成されることを特徴とする請求項１８記載の方法。
  20. 前記基板を設ける前記段階は、前記基板に前記第１および第２のドーピング濃度よりも大きい第３のドーピング濃度を与える段階を含むことを特徴とする請求項１７記載の方法。
  21. 前記第２導電型の導通領域を形成する前記段階は、前記基板に対する垂直線から第１角度にて、また前記第２のＭＯＳトランジスタに向かって角度をつけて、第１ドーパントを注入する段階を含むことを特徴とする請求項１７記載の方法。
  22. 前記第１角度にて前記第１ドーパントを注入する前記段階では、１５度以上の角度をつけることを特徴とする請求項２１に記載の方法。
  23. 前記第１角度にて前記第１ドーパントを注入する前記段階は、前記基板に対して垂直に第１ドーピング濃度を注入し、前記第１角度にて第２ドーピング濃度を注入する段階を含むことを特徴とする請求項２１記載の方法。
  24. 前記第１ドーピング濃度は、第１エネルギで注入され、前記第２ドーピング濃度は、第２エネルギで注入されることを特徴とする請求項２３記載の方法。
  25. 前記導通領域を形成する前記段階および前記第１導電型の前記ピン型層を形成する前記段階は、前記第２のＭＯＳトランジスタに向かって前記基板に対する垂直線から前記第１角度で前記第１ドーパントを注入することにより前記導通領域に注入し、前記第２のＭＯＳトランジスタから離して前記基板に対する垂直線から第２角度で前記ピン型層に注入する段階を含むことを特徴とする請求項２１記載の方法。
  26. 前記第１角度にて前記第１ドーパントを注入する前記段階は、前記基板に対して垂直に第１ドーピング濃度を注入し、前記第１角度にて第２ドーピング濃度を注入する段階を含むことを特徴とする請求項２５記載の方法。
  27. 前記第１ドーピング濃度は、第１エネルギで注入され、前記第２ドーピング濃度は、第２エネルギで注入されることを特徴とする請求項２６記載の方法。
  28. 前記導通領域を形成する前記段階では、前記導通領域を０．７ミクロン未満の深さで形成することを特徴とする請求項１７記載の方法。
  29. 前記第１ウェルを形成する前記段階では、前記第１ウェルを前記エンハンスメント層の深さより浅い第１深さまで形成することを特徴とする請求項１７記載の方法。
  30. 前記ピン型フォトダイオードの上に誘電層を形成する段階をさらに含み、前記誘電層は、前記誘電層の上にある誘電体の誘電率と前記ピン型フォトダイオードが上に形成される下層基板の誘電率の間の誘電率を有することを特徴とする請求項１７記載の方法。
  31. 前記エンハンスメント層および第１ウェルを形成して前記第１ウェル、前記エンハンスメント層、および前記基板が接続されるようにする段階をさらに含むことを特徴とする請求項１７記載の方法。
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