CN114300570B - 探测器及制造方法 - Google Patents

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Abstract

本发明提供一种探测器及制造方法，所述探测器包括探测单元，每个探测单元包括：第一P型掺杂层；形成于第一P型掺杂层的正面的第一N型掺杂层；环绕第一N型掺杂层的P型隔离层；形成于第一N型掺杂层上的第二N型掺杂层以及第二P型掺杂层；第一N型掺杂层和第二N型掺杂层作为探测单元的N端，第一P型掺杂层、第二P型掺杂层和P型隔离层作为探测单元的P端。在本发明中，包括探测单元，再利用探测单元以提高电子探测的探测速度和探测灵敏度，并以此实现低能高速电子的探测，而且，上述电子探测器可兼容于现有的CMOS工艺，有利于提高产品良率，且制造成本较低。

Description

探测器及制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种探测器及制造方法。
背景技术
空间低能高速电子(例如能量在几电子伏特到几万电子伏特)是空间辐射环境的重要组成部分之一，对航天器的安全可靠运行具有重要的影响作用。
针对上述范围的低能高速电子，现有的电子探测器存在探测效果不佳及成本较高的问题。
发明内容
本发明的目的在于提供一种探测器及制造方法，用于探测能量在几电子伏特到几万电子伏特的低能高速电子。
本发明的另一目的在于上述提供的探测器具有较佳的良率及较低的制造成本。
为解决上述技术问题，本发明提供了一种探测器，包括探测单元，所述探测单元包括：第一P型掺杂层；形成于所述第一P型掺杂层的正面的第一N型掺杂层；环绕所述第一N型掺杂层的P型隔离层；形成于所述第一N型掺杂层上的第二N型掺杂层以及第二P型掺杂层，所述第二P型掺杂层环绕所述第二N型掺杂层，所述第二P型掺杂层的掺杂浓度大于所述第一P型掺杂层的掺杂浓度，所述第二N型掺杂层的掺杂浓度大于所述第一N型掺杂层的掺杂浓度；所述第一N型掺杂层和第二N型掺杂层作为所述探测单元的N端，所述第一P型掺杂层、第二P型掺杂层和P型隔离层作为所述探测单元的P端。
可选的，所述探测器包括多个呈整列排布的所述探测单元，多个所述探测单元的N端并联，多个所述探测单元的P端并联。
可选的，所述探测单元呈六边形，相邻的探测单元的P型隔离层相互贴合。
可选的，所述探测单元还包括：形成于所述第一N型掺杂层上的P型缓冲层，所述P型缓冲层位于所述第二P型掺杂层与所述第二N型掺杂层之间，所述P型缓冲层的掺杂浓度介于所述第一N型掺杂层的掺杂浓度与所述第二P型掺杂层的掺杂浓度之间；形成于所述第一N型掺杂层与第二N型掺杂层之间的N型缓冲层，所述N型缓冲层的掺杂浓度介于所述第一N型掺杂层的掺杂浓度与所述P型缓冲层的掺杂浓度之间。
可选的，所述第一N型掺杂层的掺杂浓度小于2×1015/cm3，且所述第二P型掺杂层的掺杂浓度为3×1017/cm3～5×1018/cm3。
可选的，所述P型缓冲层的掺杂浓度为5×1016/cm3～3×1017/cm3。
可选的，所述第一P型掺杂层的掺杂浓度为1×1015/cm3～1×1016/cm3，且所述第一P型掺杂层的厚度小于0.5微米。
可选的，根据权利要求1所述的探测器，其特征在于，所述探测单元还包括：形成于所述第二N型掺杂层以及第二P型掺杂层上的正面介质层，所述正面介质层中形成有暴露所述第二N型掺杂层的接触孔，所述接触孔中形成有金属焊垫，所述金属焊垫与所述第二N型掺杂层电连接。
可选的，所述探测器还包括外围电路，所述外围电路用于输出及读取所述探测单元的电子信号，所述外围电路包括重置晶体管和源极跟随晶体管，多个所述探测单元的金属焊垫并联至所述重置晶体管的源端和所述源极跟随晶体管的栅极。
基于本发明的另一方面，本实施例还提供一种探测器的制造方法，所述电子探测器包括探测单元，所述探测单元的制造方法包括：形成第一P型掺杂层、第一N型掺杂层、P型隔离层、第二N型掺杂层以及第二P型掺杂层，所述第一N型掺杂层形成于所述第一P型掺杂层的正面，所述P型隔离层环绕所述第一N型掺杂层，所述第二N型掺杂层以及第二P型掺杂层形成于所述第一N型掺杂层上，且所述第二P型掺杂层环绕所述第二N型掺杂层，所述第二P型掺杂层的掺杂浓度大于所述第一P型掺杂层的掺杂浓度，所述第二N型掺杂层的掺杂浓度大于所述第一N型掺杂层的掺杂浓度；其中，所述第一N型掺杂层和第二N型掺杂层作为所述探测单元的N端，所述第一P型掺杂层、第二P型掺杂层和P型隔离层作为所述探测单元的P端。
可选的，形成第一P型掺杂层、第一N型掺杂层、P型隔离层、第二N型掺杂层以及第二P型掺杂层的过程具体包括：提供一P型硅基衬底；在所述P型硅基衬底的正面外延形成所述第一P型掺杂层；在所述第一P型掺杂层的正面形成所述第一N型掺杂层；形成环绕所述第一N型掺杂层的所述P型隔离层；执行离子注入工艺以在所述第一N型掺杂层上分别形成所述第二N型掺杂层以及第二P型掺杂层；从所述P型硅基衬底的背面进行减薄直至暴露所述第一P型掺杂层。
可选的，形成第一P型掺杂层、第一N型掺杂层、P型隔离层、第二N型掺杂层以及第二P型掺杂层的过程具体包括：提供一P型硅基衬底；在所述P型硅基衬底的正面形成所述第一N型掺杂层；形成环绕所述第一N型掺杂层的所述P型隔离层；执行离子注入工艺以在所述第一N型掺杂层上分别形成所述第二N型掺杂层以及第二P型掺杂层；从所述P型硅基衬底的背面进行减薄，以暴露所述第一N型掺杂层；对所述第一N型掺杂层的背面执行离子注入工艺以形成所述第一P型掺杂层。
可选的，还包括：在所述第二N型掺杂层以及第二P型掺杂层上形成正面介质层，所述正面介质层中形成有暴露所述第二N型掺杂层的接触孔，并在所述接触孔中形成金属焊垫，所述金属焊垫与所述第二N型掺杂层电连接。
可选的，所述电子探测器还包括外围电路，所述外围电路用于输出及读取所述探测单元的电子信号，所述外围电路包括重置晶体管和源极跟随晶体管，多个所述探测单元的金属焊垫并联至所述重置晶体管的源端和所述源极跟随晶体管的栅极。
可选的，所述探测器包括多个呈整列排布的所述探测单元，多个所述探测单元的N端并联，多个所述探测单元的P端并联，所述探测单元呈六边形，相邻的探测单元的P型隔离层相互贴合。
综上所述，本发明提供的探测器及制造方法具有以下有益效果：在本发明的探测单元中，通过第一P型掺杂层及第一N型轻掺杂层(硅基)作为灵敏体积与入射电子作用产生信号电子，利用第一N型轻掺杂层收集信号电子，同时以第一N型轻掺杂层周围的P端(第一P型掺杂层及P型隔离层)耗尽第一N型掺杂层，并以此提高探测单元的探测速度和探测灵敏度，利用上述探测单元所组成的探测器即可实现探测能量在几电子伏特到几万电子伏特的低能高速电子的探测；而且，上述探测器兼容于现有的CMOS工艺，有利于提高产品良率，且制造成本较低。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是本申请实施例提供的探测器的结构示意图。
图2是本申请实施例提供的的探测单元的俯视示意图；
图3是本申请实施例提供的探测单元的剖视示意图；
图4a及4b是本申请实施例提供的两种探测器的制造方法的流程图；
图5a～图5h为本申请实施例提供的一种探测器的制造方法的相应步骤对应的结构示意图；
图6a～图6h为本申请实施例提供的另一种探测器的制造方法的相应步骤对应的结构示意图。
附图中：
10-P型硅基衬底；11-第一P型掺杂层；111-低掺P型掺杂层；12-第一N型掺杂层；
20-P型隔离层；
31-第二P型掺杂层；32-P型缓冲层；33-第二N型掺杂层；34-N型缓冲层；35-接触孔；36-金属焊垫；
40-背面介质层；41-第一介质层；42-第二介质层；
50-正面介质层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
图1是本申请实施例提供的探测器的结构示意图。
如图1所示，本申请实施例提供的探测器，包括探测单元，探测单元包括第一P型掺杂层11、形成于第一P型掺杂层11上的第一N型掺杂层12；环绕第一N型掺杂层12的P型隔离层20；形成于第一N型掺杂层12上的第二N型掺杂层33以及第二P型掺杂层31，第二P型掺杂层31环绕第二N型掺杂层33，第二P型掺杂层31的掺杂浓度大于第一P型掺杂层11的掺杂浓度，第二N型掺杂层33的掺杂浓度大于第一N型掺杂层12的掺杂浓度；第一N型掺杂层12和第二N型掺杂层33作为探测单元的N端，第一P型掺杂层11、第二P型掺杂层31和P型隔离层20作为探测单元的P端。
较佳的，探测器形成于P型硅基衬底上，即第一P型掺杂层11覆盖于P型硅基衬底上。应理解，相较于现有的其他半导体衬底(非硅基)的电子探测器，硅基衬底(P型硅基衬底)具有更低的缺陷率及更高的制程良率(CMOS工艺)，可降低电子探测器的成本。值得一提的是，P型硅基衬底仅为形成探测器提供工艺平台，该P型硅基衬底在形成探测器的过程中被研磨去除。当然，以例如锗或者其他材质作为衬底也是可行的。
请继续参照图1，探测器包括多个呈阵列排布的探测单元，多个探测单元的N端并联，多个探测单元的P端并联，所有的探测单元的N端并联至至少一外围电路，用于电子探测。外围电路及探测单元可形成于同一衬底(基底)上，衬底可例如包括探测区及外围电路区，探测单元形成圆衬底的探测区，外围电路形成于衬底的外围电路区。外围电路可包括重置晶体管RS、源跟随器晶体管SF及选择晶体管SEL。具体的，以外围电路均为NMOS晶体管为例，其连接关系可例如，多个探测单元的输出端(第二N型掺杂层33)并联至重置晶体管RS的源端，重置晶体管RS的源端连接源跟随器晶体管SF的栅极，源跟随器晶体管SF的源端连接选择晶体管SEL的漏端，选择晶体管SEL的源端作为探测器的输出端，重置晶体管RS的漏端及源跟随器晶体管SF的漏端连接电源端。优选的，源跟随器晶体管SF的栅极还可并联一接地的电容，以去耦降噪。
其中，如图2所示，每个探测单元的形状优选为正六边形，使得探测单元横向边缘与其横向中心的距离尽量相同以提高所形成电场的均匀性，而且还可利用相邻探测单元的紧密贴合提高探测单元的密度，从而提高探测效果。
请继续参照图2，单个探测单元的宽度(即探测单元沿横向的截面图形中两个相对边的距离)为8微米～20微米，以兼顾探测单元的较快的探测速度及输出端的金属焊垫之间较小的寄生电容。应理解，单个探测单元(内部的PN结构)受限于电子扩散和漂移速度，为实现高速电子探测，单个探测单元的宽度不可超过20微米。以带探测的入射电子流为1.0×1014个每秒每平方厘米为例，探测器的取样频率为1×108次每秒，为使散粒噪声(shotnoise)低于5％，需要探测单个单元面积约20000平方微米，换算成探测单元的数量则为至少约60个。当然，探测单元的宽度越小，即探测单元的数量越多，越有利于探测单元内的PN结构的耗尽，以提高探测速率。但在实际中，当探测单元的宽度小于8微米后，探测单元的金属焊垫之间的寄生电容(间距)及引出金属线的总长度将显著上升，导致RC延长显著增大，严重影响探测速率。
具体探测单元的结构，请参照图3，第一P型掺杂层11的背面覆盖有背面介质层40，以背面介质层40作为探测器的电子入射窗口。背面介质层40包括覆盖第一P型掺杂层11的第一介质层41以及覆盖第一介质层41的第二介质层42。其中，第一介质层41的材质可为氧化硅，第二介质层42的材质可为高介电常数介质，以利用高介电常数介质自带的负电荷在第一介质层41及第一P型掺杂层11的界面积累空穴，利用空穴填充界面态能级，以减小该界面的暗电流。优选的，第二介质层42可例如为氧化铪，第一介质层41可为通过低温工艺(LTO)形成的氧化硅层，以进一步减少在上述界面引入的暗电流，低温工艺可例如PECVD工艺，而且，第一介质层41及第二介质层42的厚度均小于60埃，以利于较低能量(例如几十电子伏特)的电子的入射。
请继续参照图3，第一P型掺杂层11及位于第一P型掺杂层11的正面的第一N型掺杂层12作为探测器的灵敏体积，利用入射电子与第一P型掺杂层11及第一N型掺杂层12的硅相作用产生用于探测的电子。具体的，第一P型掺杂层11与第一N型掺杂层12形成的PN结构被部分耗尽，形成一指向第一P型掺杂层11的内建电场(漂移电场)。
其中，第一P型掺杂层11的掺杂浓度可例如为1×1015/cm3至1×1016/cm3。优选的，第一P型掺杂层11的厚度可小于0.5微米，以便于利用其较薄的厚度使产生的电子立即被内建电场加速漂移至第一N型掺杂层12，提高电子探测的速度及灵敏度。第一N型掺杂层12的掺杂浓度相较于周边区域最低，其掺杂浓度例如低于2×1015/cm3，以便于提高被耗尽的程度，以提高探测速率并减少暗电流。第一N型掺杂层12的厚度大于2微米，以使其具有较高的量子效率，且还可防止能量较高(例如能量大于一万电子伏特)的入射电子穿透第一N型掺杂层12危害探测器。实际中，第一N型掺杂层12的厚度也不可过厚，防止第一N型掺杂层12无法被周围的P型区(P型中掺杂区11及P型隔离区20)完全耗尽从而降低探测单元的探测效果。应理解，若第一N型掺杂层12的厚度过厚，将使得远离PN结构的部分第一N型掺杂层12无法耗尽而形成中性区域，该中性区域内并未形成电场，不利于电子的传输。
请继续参照图3，在第一N型掺杂层12的两侧(四周)还环绕有P型隔离层20，以在隔离探测单元的同时耗尽第一N型掺杂层12的边缘部分。P型隔离层20的厚度可与第一N型掺杂层12的厚度相同，P型隔离层20的的横向宽度在工艺允许的条件下越小越好，例如小于0.4微米，以提高探测单元中第一N型掺杂层12的填充率，增加有效探测面积。
请继续参照图3，在第一N型掺杂层12上(正面)还设置有第二N型掺杂层33以及第二P型掺杂层31。其中，第二N型掺杂层33可位于第一N型掺杂层12上的中间位置，并重掺杂以作为与金属焊垫36电性连接的的欧姆接触区；第二P型掺杂层31环绕第二N型掺杂层33，并重掺杂以作为钳位层(接地)，以减小与第一N型掺杂层12的界面暗电流。第二P型掺杂层31的掺杂浓度可例如为3×1017/cm3～5×1018/cm3。
进一步的，第二P型掺杂层31与第二N型掺杂层33之间设置有P型缓冲层32，以防止第二P型掺杂层31与第二N型掺杂层33直接接触发生隧穿。P型缓冲层32的掺杂浓度介于第一N型掺杂层12与第二P型掺杂层31的掺杂浓度之间，优选的，P型缓冲层32的掺杂浓度可例如为5×1016/cm3～3×1017/cm3。
更进一步的，第二N型掺杂层33与第一N型掺杂层12之间设置有N型缓冲层34，N型缓冲层34位于P型缓冲层32内，以防止P型缓冲层32周围的第一N型掺杂层12被P型缓冲层32耗尽而导致在第二N型掺杂层33与第一N型掺杂层12之间形成电子势垒，从而使得第一N型掺杂层12收集的电子无法被金属焊垫36有效输出。N型缓冲层34的掺杂浓度介于第一N型掺杂层12的掺杂浓度与P型缓冲层32的掺杂浓度之间。在实际中，N型缓冲层34还可向第一N型掺杂层12两侧的P型缓冲层32部分延伸，以提高上述缓冲的效果。
请继续参照图3，第二N型掺杂层33、P型缓冲层32及第二P型掺杂层31上覆盖正面介质层50用于电性隔离。在正面介质层50中形成有暴露第二N型掺杂层33的接触孔35，并在接触孔35中形成金属焊垫36，以利用金属焊垫36与第二N型掺杂层33电性连接，用于输出探测单元的探测信息。其中，接触孔35的半径大于0.2微米，以防止接触孔35过小形成电流密集效应。应理解，在实际中，接触孔35的宽度也不可过大，接触孔35的宽度需符合相关的设计规则。在探测单元的第二P型掺杂层31上还形成有至少一个引出端(图中未示出)以将第二P型掺杂层31引出接地，在此不做赘述。
在一优选实施例中，上述第二N型掺杂层33、P型缓冲层32及第二P型掺杂层31以及接触孔35的横向截面形状均可与探测单元的形状尽量相同，其形状例如正六边形。
图4是本申请实施例提供的探测器的制造方法的流程图。
如图4所示，本发明还提供的一种探测器的制造方法，所述探测器包括探测单元，所述探测单元的制造方法包括：
形成第一P型掺杂层、第一N型掺杂层、P型隔离层、第二N型掺杂层以及第二P型掺杂层，所述第一N型掺杂层形成于所述第一P型掺杂层的正面，所述P型隔离层环绕所述第一N型掺杂层，所述第二N型掺杂层以及第二P型掺杂层形成于所述第一N型掺杂层上，且所述第二P型掺杂层环绕所述第二N型掺杂层，所述第二P型掺杂层的掺杂浓度大于所述第一P型掺杂层的掺杂浓度，所述第二N型掺杂层的掺杂浓度大于所述第一N型掺杂层的掺杂浓度；
其中，所述第一N型掺杂层和第二N型掺杂层作为所述探测单元的N端，所述第一P型掺杂层、第二P型掺杂层和P型隔离层作为所述探测单元的P端。
具体的，图4a是本申请实施例提供的一种探测器的制造方法的流程图。
如图4a所示，本实施例提供的一种探测器的制造方法，包括以下步骤：
S01：提供一P型硅基衬底；
S02：在所述P型硅基衬底的正面外延形成所述第一P型掺杂层；
S03：在所述第一P型掺杂层的正面形成所述第一N型掺杂层；
S04：形成环绕所述第一N型掺杂层的所述P型隔离层；
S05：执行离子注入工艺以在所述第一N型掺杂层上分别形成所述第二N型掺杂层以及第二P型掺杂层；
S06：从所述P型硅基衬底的背面进行减薄直至暴露所述第一P型掺杂层。
图5a～图5h为本实施提供的一种探测器的制造方法的相应步骤对应的结构示意图。接下来，将结合图5a～图5h对所述探测器的制造方法进行详细说明。
首先，请参照图5a，执行步骤S01，提供一P型硅基衬底10。
接着，请参照图5b，执行步骤S02，在P型硅基衬底10的正面形成第一P型掺杂层11。
具体的，可通过外延工艺在P型硅基衬底10的正面形成第一P型掺杂层11，第一P型掺杂层11的厚度小于1微米，第一P型掺杂层11的掺杂浓度高于1×1015/cm3且低于1×1016/cm3。优选的，第一P型掺杂层11的厚度还可小于0.5微米。
接着，请参照图5c及5d，执行步骤S03，在第一P型掺杂层11的正面形成第一N型掺杂层12。
具体的，如图5c所示，在第一P型掺杂层11的正面通过外延工艺形成低掺P型掺杂层111，低掺P型掺杂层111的厚度大于2微米。
如图5d所示，对第一P型掺杂层11及低掺P型掺杂层111执行N型离子注入，该N型离子注入的深度小于第一P型掺杂层11及低掺P型掺杂层111的厚度之和，且该N型离子注入的深度大于低掺P型掺杂层111的厚度，以使离子注入区形成第一N型掺杂层12。通过该方法可使形成的第一N型掺杂层12的掺杂浓度小于2×1015/cm3，，并且同时减薄第一P型掺杂层11的厚度。
接着，请参照图5e，执行步骤S04，形成环绕第一N型掺杂层12的P型隔离层20。
具体的，执行P型离子注入，形成P型隔离区20环绕第一N型掺杂层12，并隔离(定义)出多个探测单元。其中，P型离子注入的深度可与第一N型掺杂层12的厚度相同，定义出的探测单元的形状可为正六边形，相邻的探测单元相互贴合。优选的，利用P型隔离区20隔离的第一N型掺杂层12的宽度为8微米～20微米。
接着，请参照图5f，执行步骤S05，执行离子注入工艺以在第一N型掺杂层12上分别形成第二N型掺杂层33以及第二P型掺杂层31。
作为一个优选实施例，第二P型掺杂层31与第二N型掺杂层33之间可设置有P型缓冲层32以防止第二P型掺杂层31与第二N型掺杂层33直接接触造成隧穿，第二N型掺杂层33与第一N型掺杂层12之间可设置有N型缓冲层34，以防止P型缓冲层32周围的第一N型掺杂层12被P型缓冲层32耗尽而导致在第二N型掺杂层33与第一N型掺杂层12之间形成电子势垒，从而使得第一N型掺杂层12收集的电子无法被金属焊垫36有效输出。在具体的形成过程中可例如，首先依次形成第二P型掺杂层31及P型缓冲层32，再形成N型缓冲层34及第二N型掺杂层33，其中，第二N型掺杂层33的宽度小于N型缓冲层34的宽度，且第二N型掺杂层33的宽度大于0.2微米，以便于后续的引出。
接着，请参照图5g，执行步骤S06，在第二N型掺杂层33、P型缓冲层32以及第二P型掺杂层31的正面形成正面介质层50，并于正面介质层50中形成接触孔35，接触孔35暴露第二N型掺杂层33，用于在接触孔35填充导电金属与第二N型掺杂层33形成欧姆接触以电性引出。
请参照图5h，从P型硅基衬底的背面进行减薄直至暴露第一P型掺杂层11，并在第一P型掺杂层11的背面形成背面介质层40。
具体的，可从第一P型掺杂层11的背面通过研磨工艺去除P型硅基衬底10直至暴露第一P型掺杂层11，接着，形成第一介质层41覆盖第一P型掺杂层11的背面，再形成第二介质层42覆盖第一介质层41，由第一介质层41及第二介质层42构成背面介质层40。第一介质层41的材质例如为氧化硅，第二介质层42的材质例如高介电常数介质。在一优选实施例中，第一介质层41为通过低温工艺形成的氧化硅，例如PECVD，第二介质层42例如氧化铪。
图4b是本申请实施例提供的另一种探测器的制造方法的流程图。
如图4b所示，本实施例提供的另一种探测器的制造方法，包括以下步骤：
S01：提供一P型硅基衬底；
S02：在所述P型硅基衬底的正面形成所述第一N型掺杂；
S03：形成环绕所述第一N型掺杂层的所述P型隔离层；
S04：执行离子注入工艺以在所述第一N型掺杂层上分别形成所述第二N型掺杂层以及第二P型掺杂层；
S05：从所述P型硅基衬底的背面进行减薄，以暴露所述第一N型掺杂层；
S06：对所述第一N型掺杂层的背面执行离子注入工艺以形成所述第一P型掺杂层。
图6a～图6h为本实施提供的另一种探测器的制造方法的相应步骤对应的结构示意图。接下来，将结合图6a～图6h对所述探测器的制造方法进行详细说明。
首先，请参照图6a，执行步骤S01，提供一P型硅基衬底10。
接着，请参照图6b，执行步骤S02，在P型硅基衬底10的正面形成第一N型掺杂层12。
具体的，可通过外延工艺在P型硅基衬底10的正面形成第一N型掺杂层12，第一N型掺杂层12的掺杂浓度低于2×1015/cm3，且第一N型掺杂层12的厚度大于2微米。
接着，请参照图6c，执行步骤S03，形成环绕所述第一N型掺杂层12的P型隔离层20，其具体形成方法与前述制造方法相同。
接着，请参照图6d，执行步骤S04，执行离子注入工艺以在第一N型掺杂层12上分别形成第二N型掺杂层33以及第二P型掺杂层31。具体的，还可包括P型缓冲层32及N型缓冲层34。其中，第二N型掺杂层33、第二P型掺杂层31、P型缓冲层32及N型缓冲层34的形成方法与前述相同。
接着，请参照图6e，执行步骤S05，在第二N型掺杂层33、P型缓冲层32以及第二P型掺杂层31的正面形成正面介质层50，并于正面介质层50中形成接触孔35，接触孔35暴露第二N型掺杂层33，用于在接触孔35填充导电金属与第二N型掺杂层33形成欧姆接触以电性引出。
接着，请参照图6f及6g，执行步骤S06，从P型硅基衬底10的背面执行减薄工艺至暴露第一N型掺杂层12，并对第一N型掺杂层12执行P型离子注入以形成第一P型掺杂层11。其中，P型离子注入的深度小于1微米，且所形成第一P型掺杂层11的掺杂浓度高于1×1015/cm3且低于2×1016/cm3。优选的，第一P型掺杂层11的厚度还可小于0.5微米。
接着，请参照图6h，在第一P型掺杂层11的背面形成背面介质层40，背面介质层40可包括第一介质层41及第二介质层42，形成第一介质层41及第二介质层42的具体方法与前述相同。
在此需要特别说明的是，在上述两种电子探测器的制造方法中还包括外围电路的形成工艺以及外围电路与探测单元的互连结构的形成工艺。其中，利用前述方法形成多个探测单元，多个探测单元的N端并联，多个探测单元的P端并联，并以多个探测单元的N端作为外围电路的输入端，外围电路可包括重置晶体管RS、源跟随器晶体管SF及选择晶体管SEL等，多个探测单元的金属焊垫36并联至重置晶体管RS的源端，重置晶体管RS的源端连接源跟随器晶体管SF的栅极，源跟随器晶体管SF的源端连接选择晶体管SEL的漏端，选择晶体管SEL的源端作为探测器的输出端，重置晶体管RS的漏端及源跟随器晶体管SF的漏端连接电源端。
上述晶体管的STI结构、阱注入结构、栅极结构、侧墙结构以及源漏结构等均可形成于P型硅基衬底的正面，例如P型硅基衬底包括探测区及外围电路区，探测单元形成于探测区，外围电路形成于外围电路区，而且与上述探测单元的形成过程进行任何合适的结合。在一具体实施例中探测单元的形成与外围电路的结合可例如：在衬底上形成第一N型掺杂12后，在衬底的部分区域形成P型隔离层20用于定义探测区(探测单元)，在衬底的另一部分区域形成STI结构用于定义外围电路区(外围电路的晶体管)，并在外围电路区形成阱注入结构、栅极结构以及侧墙结构；在衬底上不同区域执行相应的离子注入工艺，以形成相应的功能区，例如在探测区形成第二P型掺杂层31、P型缓冲层32、第二N型掺杂层33以及N型缓冲层34，在外围电路区形成晶体管的源漏结构等。
在上述方法中，利用P型硅基衬底形成探测单元，也即探测单元及外围电路的形成工艺兼容于CMOS工艺，以利用CMOS工艺提高电子探测器的良率并降低其制造成本。当然，上述形成探测单元、外围电路及互连结构其他实施例中也还包括其他相应的工艺步骤，但上述步骤的形成采用本领域常用的方法形成，在此不再赘述。
综上所述，本发明提供的探测器及制造方法具有以下有益效果：在本发明的探测单元中，通过第一P型掺杂层及第一N型轻掺杂层(硅基)作为灵敏体积与入射电子作用产生信号电子，利用第一N型轻掺杂层收集信号电子，同时以第一N型轻掺杂层周围的P端(第一P型掺杂层及P型隔离层)耗尽第一N型掺杂层，并以此提高探测单元的探测速度和探测灵敏度，利用上述探测单元所组成的探测器即可实现探测能量在几电子伏特到几万电子伏特的低能高速电子的探测；而且，上述探测器兼容于现有的CMOS工艺，有利于提高产品良率，且制造成本较低。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (15)

1.一种探测器，用于空间低能高速电子探测，其特征在于，包括探测单元，所述探测单元包括：
第一P型掺杂层；
形成于所述第一P型掺杂层的正面的第一N型掺杂层；
环绕所述第一N型掺杂层的P型隔离层；
形成于所述第一N型掺杂层上的第二N型掺杂层以及第二P型掺杂层，所述第二P型掺杂层环绕所述第二N型掺杂层，所述第二P型掺杂层的掺杂浓度大于所述第一P型掺杂层的掺杂浓度，所述第二N型掺杂层的掺杂浓度大于所述第一N型掺杂层的掺杂浓度，所述第一N型掺杂层的掺杂浓度小于2×1015/cm3，所述第一P型掺杂层的掺杂浓度为1×1015/cm3~1×1016/cm3；
形成于所述第一N型掺杂层上的P型缓冲层，所述P型缓冲层位于所述第二P型掺杂层与所述第二N型掺杂层之间，所述P型缓冲层的掺杂浓度介于所述第一N型掺杂层的掺杂浓度与所述第二P型掺杂层的掺杂浓度之间；
所述第一N型掺杂层和第二N型掺杂层作为所述探测单元的N端，所述第一P型掺杂层、第二P型掺杂层和P型隔离层作为所述探测单元的P端。
2.根据权利要求1所述的探测器，其特征在于，所述探测器包括多个呈整列排布的所述探测单元，多个所述探测单元的N端并联，多个所述探测单元的P端并联。
3.根据权利要求2所述的探测器，其特征在于，所述探测单元呈六边形，相邻的探测单元的P型隔离层相互贴合。
4.根据权利要求1所述的探测器，其特征在于，所述探测单元还包括：
形成于所述第一N型掺杂层与第二N型掺杂层之间的N型缓冲层，所述N型缓冲层的掺杂浓度介于所述第一N型掺杂层的掺杂浓度与所述P型缓冲层的掺杂浓度之间。
5.根据权利要求4所述的探测器，其特征在于，所述第二P型掺杂层的掺杂浓度为3×1017/cm3~5×1018/cm3。
6.根据权利要求5所述的探测器，其特征在于，所述P型缓冲层的掺杂浓度为5×1016/cm3~3×1017/cm3。
7.根据权利要求5所述的探测器，其特征在于，所述第一P型掺杂层的厚度小于0.5微米。
8.根据权利要求1所述的探测器，其特征在于，所述探测单元还包括：
形成于所述第二N型掺杂层以及第二P型掺杂层上的正面介质层，所述正面介质层中形成有暴露所述第二N型掺杂层的接触孔，所述接触孔中形成有金属焊垫，所述金属焊垫与所述第二N型掺杂层电连接。
9.根据权利要求8所述的探测器，其特征在于，所述探测器还包括外围电路，所述外围电路用于输出及读取所述探测单元的电子信号，所述外围电路包括重置晶体管和源极跟随晶体管，多个所述探测单元的金属焊垫并联至所述重置晶体管的源端和所述源极跟随晶体管的栅极。
10.一种探测器的制造方法，其特征在于，所述探测器用于空间低能高速电子探测，包括探测单元，所述探测单元的制造方法包括：
形成第一P型掺杂层、第一N型掺杂层、P型隔离层、P型缓冲层、第二N型掺杂层以及第二P型掺杂层，所述第一N型掺杂层形成于所述第一P型掺杂层的正面，所述P型隔离层环绕所述第一N型掺杂层，所述第二N型掺杂层以及第二P型掺杂层形成于所述第一N型掺杂层上，且所述第二P型掺杂层环绕所述第二N型掺杂层，所述第二P型掺杂层的掺杂浓度大于所述第一P型掺杂层的掺杂浓度，所述第二N型掺杂层的掺杂浓度大于所述第一N型掺杂层的掺杂浓度，所述P型缓冲层位于所述第一N型掺杂层上且位于所述第二P型掺杂层与所述第二N型掺杂层之间，所述P型缓冲层的掺杂浓度介于所述第一N型掺杂层的掺杂浓度与所述第二P型掺杂层的掺杂浓度之间，所述第一N型掺杂层的掺杂浓度小于2×1015/cm3，所述第一P型掺杂层的掺杂浓度为1×1015/cm3~1×1016/cm3；
其中，所述第一N型掺杂层和第二N型掺杂层作为所述探测单元的N端，所述第一P型掺杂层、第二P型掺杂层和P型隔离层作为所述探测单元的P端。
11.根据权利要求10所述的探测器的制造方法，其特征在于，形成第一P型掺杂层、第一N型掺杂层、P型隔离层、第二N型掺杂层以及第二P型掺杂层的过程具体包括：
提供一P型硅基衬底；
在所述P型硅基衬底的正面外延形成所述第一P型掺杂层；
在所述第一P型掺杂层的正面形成所述第一N型掺杂层；
形成环绕所述第一N型掺杂层的所述P型隔离层；
执行离子注入工艺以在所述第一N型掺杂层上分别形成所述第二N型掺杂层以及第二P型掺杂层；
从所述P型硅基衬底的背面进行减薄直至暴露所述第一P型掺杂层。
12.根据权利要求10所述的探测器的制造方法，其特征在于，形成第一P型掺杂层、第一N型掺杂层、P型隔离层、第二N型掺杂层以及第二P型掺杂层的过程具体包括：
提供一P型硅基衬底；
在所述P型硅基衬底的正面形成所述第一N型掺杂层；
形成环绕所述第一N型掺杂层的所述P型隔离层；
执行离子注入工艺以在所述第一N型掺杂层上分别形成所述第二N型掺杂层以及第二P型掺杂层；
从所述P型硅基衬底的背面进行减薄，以暴露所述第一N型掺杂层；
对所述第一N型掺杂层的背面执行离子注入工艺以形成所述第一P型掺杂层。
13.根据权利要求10所述的探测器的制造方法，其特征在于，还包括：
在所述第二N型掺杂层以及第二P型掺杂层上形成正面介质层，所述正面介质层中形成有暴露所述第二N型掺杂层的接触孔，并在所述接触孔中形成金属焊垫，所述金属焊垫与所述第二N型掺杂层电连接。
14.根据权利要求10所述的探测器的制造方法，其特征在于，所述探测器还包括外围电路，所述外围电路用于输出及读取所述探测单元的电子信号，所述外围电路包括重置晶体管和源极跟随晶体管，多个所述探测单元的金属焊垫并联至所述重置晶体管的源端和所述源极跟随晶体管的栅极。
15.根据权利要求10至14中任一项所述的探测器的制造方法，其特征在于，所述探测器包括多个呈整列排布的所述探测单元，多个所述探测单元的N端并联，多个所述探测单元的P端并联，所述探测单元呈六边形，相邻的探测单元的P型隔离层相互贴合。
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