CN114207846B - 雪崩光电二极管和用于制造雪崩光电二极管的方法 - Google Patents
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Abstract
一种半导体主体，包括第一导电类型的掩埋层(25)、第一导电类型的第一区(26)、在半导体主体(11)的第一表面(13)处的第二导电类型的浅区(27)、位于半导体主体(11)的第一表面(13)处的第一导电类型的沉降部(35)、以及环绕沉降部(35)和掩埋层(25)中至少之一的第一导电类型的分离区(60、60')。第一区(26)位于掩埋层(25)与浅区(27)之间。
Description
技术领域
半导体主体、雪崩光电二极管和用于制造半导体主体的方法
本公开内容涉及半导体主体、雪崩光电二极管和用于制造半导体主体的方法。
背景技术
雪崩光电二极管可以被实现为单光子雪崩二极管，其可以缩写为SPAD并且也被称为“盖革模式(Geiger-mode)雪崩光电二极管”。雪崩光电二极管包括半导体主体和叠层，该叠层具有用于电接触半导体主体的不同区的一个或多于一个隔离层和一个或多于一个金属化层。
半导体主体包括第一导电类型的第一区和布置在第一区处的第二导电类型的浅区。电压提供给浅区和第一区，使得在第一区与浅区之间生成空间电荷区。在第一区到浅区的边界处有雪崩倍增区。在雪崩倍增区吸收光子导致生成根据雪崩倍增效应倍增的电子。来自耗尽区的电子向雪崩倍增区漂移。然而，在耗尽区之外生成的电子也能够向耗尽区扩散。由于这种扩散是一个缓慢的过程，光脉冲与雪崩倍增之间的定时抖动会增加。
发明内容
一个目的是提供能够提供具有减少的定时抖动的结构的半导体主体、雪崩光电二极管和用于制造半导体主体的方法。
这些目的通过独立权利要求的主题来实现。在从属权利要求中描述了进一步的改进方案和实施例。
在一个实施例中，半导体主体包括第一导电类型的掩埋层、第一导电类型的第一区、在半导体主体的第一表面处的第二导电类型的浅区、位于半导体主体的第一表面处的第一导电类型的沉降部和第一导电类型的分离区。分离区环绕沉降部和掩埋层中的至少一者。第一区位于掩埋层与浅区之间。
有利地，分离区阻碍电子到达雪崩倍增区。雪崩倍增区位于浅区的边界处。因此，通过分离区减少了定时抖动。
第一导电类型与第二导电类型相反。第一导电类型可以是p型(第一导电类型的区和层是p掺杂的)。第二导电类型可以是n型(第二导电类型的区和层是n掺杂的)。
替代地，第一导电类型可以是n型(第一导电类型的区和层是n掺杂的)。第二导电类型可以是p型(第二导电类型的区和层是p掺杂的)。
词语“环绕”是指围绕或包围在半导体主体的平面内，例如在半导体主体的第一表面或平行于第一表面的另一平面处。在半导体主体的与第一表面不同的平面中，尤其是在第一表面下方，分离区围绕沉降部和掩埋层中的至少一者。
在一个实施例中，分离区的掺杂浓度低于沉降部和/或掩埋层的掺杂浓度。分离区与沉降部之间以及分离区与掩埋层之间存在掺杂浓度梯度。有利地，该梯度导致阻碍电子到达雪崩倍增区的电场。
在一个实施例中，半导体主体包括位于第一区与浅区之间的第一导电类型的增强区。增强区的掺杂浓度可以高于第一区的掺杂浓度。增强区的掺杂浓度低于掩埋层的掺杂浓度。增强区可以称为增强层。增强层调整击穿电压。通常较低的击穿电压会降低功耗。
在一个实施例中，半导体主体包括位于半导体主体的第一表面处的隔离区。隔离区在第一表面环绕沉降部。隔离区可以实现为浅沟槽隔离。有利地，隔离区将一个雪崩光电二极管与相邻的雪崩光电二极管隔离开。
在一个实施例中，沉降部环绕第一区。有利地，第一区和增强区在每个边界处或几乎每个边界处都被沉降部、掩埋层和浅区包围。因此，第一区和增强区被晶体材料包围。有利地，在掩埋层和浅区的边界处避免了干扰和不期望的电荷携带的生成。沉降部的掺杂浓度高于第一区的最小掺杂浓度。
在一个实施例中，沉降部从半导体主体的第一表面延伸到掩埋层。有利地，掩埋层经由沉降部通过低电阻连接进行电连接。
在一个实施例中，沉降部在半导体主体的第一表面处具有第一掺杂浓度。该区可以通过沉降部的沉降部接触区来实现。沉降部在半导体主体的第一表面与掩埋层之间的区中具有第二掺杂浓度。第二掺杂浓度低于第一掺杂浓度且低于掩埋层的最大掺杂浓度。第二掺杂浓度可以高于第一区的最小掺杂浓度。
在一个实施例中，在掩埋层的制造期间，至少部分地使用阱邻近效应(缩写为WPE)来制造沉降部。上一段中描述的沉降部能够使用WPE来制造。有利地，离子注入步骤的数量能够保持较低。通过WPE制造的沉降部与使用掩模、离子注入步骤和退火步骤制造的沉降部不同。能够通过确定穿过沉降部的横截面的掺杂浓度来检测差异。
在一个实施例中，分离区环绕沉降部。
在一个实施例中，半导体主体包括深沟槽。深沟槽包括至少一个隔离层。有利地，深沟槽在相邻的雪崩光电二极管之间提供良好的隔离。
在一个实施例中，深沟槽环绕分离区。有利地，分离区位于沉降部与深沟槽之间。因此，能够阻止在深沟槽的隔离层与晶体之间的界面处生成的电子向雪崩倍增区漂移。
在一个实施例中，分离区环绕掩埋层。掩埋层可以称为掩埋区。
在一个实施例中，分离区位于沉降部与掩埋层之间。
沉降部可以使用WPE制造。
在一个实施例中，半导体主体包括位于半导体主体的第一表面处并环绕浅区的第二导电类型的保护环。保护环的掺杂浓度低于浅区的掺杂浓度。
在一个实施例中，半导体主体包括第一导电类型的屏蔽环。屏蔽环设置在保护环与掩埋层之间。屏蔽环的掺杂浓度低于掩埋层的掺杂浓度，并且可以高于第一区的最小掺杂浓度。屏蔽环可以通过WPE来制造。
在一个实施例中，半导体主体包括衬底。衬底可以在半导体主体的第二表面处。掩埋层设置于衬底与第一区之间。衬底可以具有第一导电类型。衬底的掺杂浓度低于掩埋层的掺杂浓度。
至少在第一区的某些区域处，第一区的掺杂浓度可以等于或近似等于衬底的掺杂浓度。
至少在分离区的某些区域处，分离区的掺杂浓度可以等于或近似等于衬底的掺杂浓度。
在一个实施例中，雪崩光电二极管包括半导体主体以及至少一个隔离层和至少一个金属化层的叠层。叠层位于半导体主体的第一表面处。雪崩光电二极管可以实现为单光子雪崩光电二极管，缩写为SPAD。雪崩光电二极管可以是背面照明(在这种情况下，光穿过掩埋层到达第一区)或正面照明(在这种情况下，光穿过叠层到达浅区)。
器件可包括雪崩光电二极管的阵列。该器件包括半导体主体和叠层。该器件可以包括像素的阵列。每个像素包括一个雪崩光电二极管。
飞行时间装置可以包括雪崩光电二极管。在这种应用中，低抖动是有利的。
雪崩光电二极管(例如SPAD)或雪崩光电二极管的阵列(例如多个SPAD)可以用于例如飞行时间测量、用于自适应光学的四象限SPAD检测器、量子密钥分布、单分子光谱学、单分子构象动力学、毛细管电泳的DNA分析、微芯片中的DNA片段分离、用于蛋白质微阵列分析的矩阵检测器、荧光相关光谱学、荧光寿命光谱学和/或荧光寿命成像。
在一个实施例中，一种用于制造半导体主体的方法包括：
-制造第一导电类型的掩埋层，
-在半导体主体的第一表面处制造第二导电类型的浅区，以及
-制造位于半导体主体的第一表面处的第一导电类型的沉降部。
第一导电类型的分离区环绕沉降部和掩埋层中的至少一者。第一区具有第一导电类型并且位于掩埋层与浅区之间。有利地，分离区减少定时抖动。
上述步骤列表可能未指定时间顺序。
在一个实施例中，在掩埋层的制造期间，至少部分地使用阱邻近效应来制造沉降部。因此，沉降部的下部和掩埋层是同时制造的，例如使用一个掩模和一个离子注入步骤或使用一个掩模和两个离子注入步骤或使用一个掩模和一个以上离子注入步骤。可选地，沉降部的下部和掩埋层通过两个高能注入步骤以例如2000keV和1500keV的注入能量制造。
利用本公开内容，可以减少/改进具有深沟槽隔离的背照式单光子雪崩光电二极管(缩写为BSI SPAD)的以下问题：
-减少抖动拖尾。
-由于深沟槽隔离，没有增加暗计数率(缩写为DCR)。
-降低过程复杂性。
在雪崩光电二极管中，，该电场防止电子从深沟槽到达雪崩倍增区。实现这种效果的结构是分裂保护环。引入电场，当在有源区外生成电子时，该电场防止电子到达雪崩倍增区。该制造方法通过利用阱邻近效应节省了一个掩模和对应的注入。
用于制造半导体主体和雪崩二极管的方法可以例如通过根据以上限定的实施例之一的半导体主体和雪崩二极管来实施。
附图说明
以下对实施例的附图的描述可以进一步说明和解释半导体主体、雪崩二极管以及用于制造半导体主体和雪崩二极管的方法的多个方面。具有相同结构和相同效果的区、区域和层分别以等效的附图标记来表示。只要区、区域和层在其功能方面在不同图中彼此对应，则不再针对以下附图中的每个来重复其说明。
图1A至图1C示出了雪崩光电二极管的横截面的示例；
图2A至图2D示出了雪崩光电二极管的横截面的另外的示例；
图3A至图3D示出了图1A、图1B和图2A至图2D的雪崩光电二极管的掺杂浓度的示例；
图4A至图4D示出了图1A、图1B和图2A至图2D的雪崩光电二极管的电场的示例；
图5A和图5B示出了雪崩光电二极管的横截面的掺杂浓度的示例；以及
图6A至图6D、图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10D和图11A至图11D示出了用于制造雪崩光电二极管的掩模的布局的示例。
具体实施方式
图1A示出了雪崩光电二极管10的横截面的示例。雪崩光电二极管10包括半导体主体11和叠层12。半导体主体11包括第一表面13和第二表面14。叠层12设置在半导体主体11的第一表面13处。叠层12包括金属化层15、隔离层16和接触部19、21。金属化层15的不同部分18、20经由多个接触部19、21连接到半导体主体11的区。叠层12可以包括未示出的至少一个另外的隔离层和至少另外的金属化层。金属化层15可称为第一金属化层，简称M1。
半导体主体11包括第一导电类型的掩埋层25、第一导电类型的第一区26和第二导电类型的浅区27。第一导电类型与第二导电类型相反。第一导电类型可以是p型导电性，从而第二导电类型为n型导电性，如图中作为示例所示出的。替代地，导电类型可以反转，使得第一导电类型为n型导电性并且第二导电类型为p型导电性。掩埋层25被实现为深注入掩埋层。
叠层12在半导体主体11的第一表面13的顶部。因此，叠层12在浅区27的顶部。浅区27设置在半导体主体11的第一表面13处。因此，浅区27在第一区26的顶部。第一区26在掩埋层25的顶部。金属化层15的一部分18通过至少一个接触部19耦合到浅区27。
半导体主体11包括具有第一导电类型的增强区28。增强区28设置在第一区26与浅区27之间。在图6A所示的俯视图中，浅区27具有封闭区域的形状，例如八边形、方形、矩形或圆形。相应地，增强区28也具有封闭区域的形状。增强区28通过适于形成第一导电类型的注入方式来制造。增强区28可以例如由p型增强注入或p增强注入来制造。
半导体主体11包括具有第二导电类型的保护环29。保护环29可以被实现为阱，例如n阱。保护环29设置在半导体主体11的第一表面13处。保护环29环绕浅区27。因此，在俯视图中的半导体主体11的第一表面13上，保护环29环绕浅区27。在俯视图中的半导体主体11的第一表面13上，保护环29位于浅区27的区域的每个边界处，并因此围绕或包围浅区27。
半导体主体11包括沉降部35。沉降部35在半导体主体11的第一表面13处。沉降部35可以实现为阱，例如p阱。沉降部35可以在半导体主体11的第一表面13处具有沉降部接触区36。沉降部35是第一导电类型。沉降部接触区36是第一导电类型的高掺杂区。沉降部35可以延伸到掩埋层25。金属化层15的第二部分20可以通过接触部21耦合到沉降部35并且更具体地耦合到沉降部接触区36。因此，金属化层15的第二部分20通过接触部21和沉降部35电连接到掩埋层25。
第一区26具有在保护环29与掩埋层25之间的一部分。第一区26具有在保护环29与掩埋层35之间的另外的部分。
雪崩光电二极管10可以具有相对于中轴线37对称的横截面。因此，在横截面的右半部分处看到的保护环29也存在于横截面的左半部分处。相应地，沉降部35和金属化层15的第二部分20不仅在横截面的右半部分中示出，而且也在横截面的左半部分中示出。因此，在横截面的左半部分和右半部分中使用相同的附图标记。因此，在另外的图1B至图4D中，仅示出了雪崩光电二极管10的“右”半部分。
附加地，半导体主体11包括隔离区38。隔离区38位于半导体主体11的第一表面13处。隔离区38可以实施为浅沟槽隔离。隔离区38环绕沉降部35。更具体地，隔离区38环绕沉降部接触区36。因此，在俯视图中，隔离区38在半导体主体11的第一表面13上围绕或包围沉降部35。
此外，半导体主体11包括深沟槽39。深沟槽39环绕沉降部35。深沟槽39可以从半导体主体的第一表面13或从隔离区38延伸。在另一侧上，深沟槽39至少延伸到掩埋层25。
在一个示例中，从背面制造深沟槽39。因此，从第二表面14制造深沟槽39。在深沟槽39完全隔离每个SPAD 10的情况下，深沟槽39停止在隔离区38中，也称为STI。
替代地，深沟槽39可以在到达隔离区38之前终止。可选地，可以省略隔离区38。
在另一示例中，从正面制造深沟槽39。因此，从第一表面13制造深沟槽39。
半导体主体11可以包括衬底40。衬底40在半导体主体11的第二表面14处。掩埋层25位于衬底40与第一区26之间。掩埋层25设置在衬底40的顶部。深沟槽39可以延伸到衬底40和/或延伸到第二表面14。衬底40可以是硅衬底。半导体主体11可以由硅制成。
在图1A中，示出了实现一个雪崩光电二极管10的一个像素。器件可以包括雪崩光电二极管10的阵列，其中雪崩光电二极管10中的每个被实现为图1A中阐明的示例。换言之，该器件可以包括像素阵列，其中每个像素包括一个雪崩光电二极管10。如图1A所示的雪崩光电二极管10在横截面中具有延伸DP。延伸DP可以称为“器件间距”。在图1A中，雪崩光电二极管10的横截面示出在可称为“右边界”的第一边界48与可称为“左边界”的第二边界49之间。
器件的两个雪崩光电二极管10之间的边界设置在隔离区38中和深沟槽39中。深沟槽39通常在两个相邻的雪崩光电二极管10、10'之间共享(如图6A至图6D所示)。因此，在横截面的右半部分所示的深沟槽39和隔离区38的右侧还有另外的沉降部，并且在由相邻雪崩二极管包括的横截面的左半部分所示的深沟槽39和隔离区38的左侧也有附加的沉降部。
图1B示出了如图1A所示的雪崩光电二极管10的示例，并附有一些另外的解释。雪崩倍增区50由浅区27的一部分和增强区28的一部分形成。当光子在雪崩倍增区50中生成电子时，雪崩倍增效应被触发，导致浅区27与掩埋层25之间产生高电流。耗尽区51位于雪崩倍增区50附近。耗尽区51由增强区28的一部分和第一区26的一部分形成。耗尽区51中的电子被朝着雪崩倍增区50传输。在操作期间，雪崩倍增区50和耗尽区51位于一侧上的浅区27和保护环29与另一侧上的增强区28和第一区26之间的空间电荷区或空间电荷带内。
在第一区26的另外的区中，如箭头A所示，可以生成电子。在耗尽区51之外生成的电子能够朝向耗尽区51扩散。由于这是一个缓慢的过程，定时抖动增加，导致例如抖动的长拖尾(如图1C所示)。由于SPAD的填充因子(填充因子＝(SPAD有效面积)/(总面积))通常为30-60％，因此大部分载流子在耗尽区51之外生成。
如箭头B所示，通过沉降部35与第一区26之间的掺杂梯度生成电场。掺杂梯度沿箭头B减小。因此，引入了正电场，该正电场帮助电子到达雪崩倍增区50。沿箭头C，掺杂近似恒定。但是对于面积优化的器件，该恒定掺杂区将非常小或不存在。因此，在深沟槽39与硅的界面处生成的电子将增加SPAD 10的暗计数率。
可以被实现为p阱的沉降部35通常通过具有不同能量的多次注入来形成，以便与深注入的掩埋层25建立良好的连接。沉降部35可以使用一个掩模或两个掩模制造。
替代地，可以省略保护环29。
替代地，可以省略增强区28。
在图1B以及图2A至图2D中，一个雪崩光电二极管10的横截面被示出在对称轴线37与雪崩光电二极管10的第一边界48之间。
图1C示出了两个直方图的示例，其可以使用本公开中所示的类似或其他雪崩光电二极管进行测量。每个直方图柱中的计数显示为时间t的函数。该时间t对应于从光子撞击SPAD直到测量到SPAD的电响应的时间，并且包括由于测量设置引起的恒定偏移。为了更容易地比较不同的测量，通过使得峰值位置移动到时间点t＝0的方式移动直方图来消除恒定偏移。因此，稍微早一点(意味着在时间点t<0)施加光脉冲。在一个轴线上示出了计数的数量除以总计数的数量。光源以这样一种方式(即非常弱，例如通过衰减)使得雪崩光电二极管仅获得1％的触发概率。
利用第一雪崩光电二极管获得的结果用AA标记，利用第二雪崩光电二极管获得的结果用BB标记。在时间点t＝0之后，计数下降到对应于暗计数率(缩写为DCR)的水平。计数的所示出分布的宽度称为抖动。抖动通常指定为半最大值全宽(缩写为FWHM)或最大值的10％处的全宽。与标有AA的测量相比，标有BB的测量的抖动较低。与标有BB的测量相比，标有AA的测量还导致更高的DCR。
在标有AA的测量中，慢速载流子(仅通过扩散或弱电场传输到耗尽区51)导致抖动特性的拖尾。在标有BB的测量中，慢速载流子无法到达雪崩倍增区50。
大的抖动拖尾会降低飞行时间应用的信噪比。飞行时间装置可以包括雪崩光电二极管10或雪崩光电二极管10的阵列。如果雪崩光电二极管10或雪崩光电二极管10的阵列用于飞行时间测量，则低抖动是有利的。
图2A示出了雪崩光电二极管10的横截面的示例。该实施方式基于图1A和图1B中所示的雪崩光电二极管。半导体主体11包括分离区60。分离区60环绕沉降部35。因此，分离区60包围或围绕沉降部35。在半导体主体11的第一表面13处，隔离区38环绕沉降部35。因此，更准确地，分离区60和隔离区38一起环绕沉降部35。分离区60在隔离区38与掩埋层25之间的深度上环绕沉降部35。分离区60位于深沟槽39与沉降部35之间。因此，深沟槽39通过分离区60与沉降部35分离开。掩埋层25从雪崩二极管10的第一边界48处的深沟槽39延伸到雪崩二极管10的第二边界49。
分离区60具有第一导电类型。分离区60的最小掺杂浓度低于沉降部35的最大掺杂浓度。因此，沿着箭头E存在掺杂梯度。在标记为D的区域处，存在导致电子朝向深沟槽39移动的正电场。掺杂梯度沿箭头E增加。因此，引入了正电场，该正电场阻碍电子到达雪崩倍增区50。因此，在深沟槽39与硅的界面处生成的电子将不会增加SPAD 10的DCR。
深沟槽39由隔离材料实现。因此，在实现沉降部35与其他部分的半导体晶体与深沟槽39的隔离层之间存在界面。该界面可能导致电子的生成。通过电场，电子被驱动到深沟槽39并且没有到达雪崩倍增区50。
沉降部35到第一区26的转变导致电子从该区向耗尽区51漂移。
雪崩光电二极管10包括由分离区60实现的在沉降部35(称为p阱)和深沟槽39之间的间隔。雪崩光电二极管10包括分裂保护环。在图1A和图1B的示例中，沉降部35在两个相邻单元或像素(即一个注入掩模开口)之间共享。在分裂保护环中，掩膜上存在两个分离的开口。分裂保护环例如由一个像素的沉降部35、该像素的分离区60、相邻像素的分离区和相邻像素的沉降部来形成。两个分离区是掩模上的一个结构。有利地，源自深沟槽39的DCR的部分被减少。
图2B示出了基于图1A、图1B和图2A中所示的示例的雪崩二极管10的另外的示例。分离区60环绕掩埋层25。因此，分离区60在掩埋层25所形成且平行于第一表面13的平面内围绕或包围掩埋层25。掩埋层25由分离区60来与深沟槽39分隔开。如图2B的横截面所示，掩埋层25没有到达深沟槽39。
沉降部35是使用阱临近效应(缩写为WPE)实现的。使用掩膜来制造掩埋层25，该掩膜被实现为使得光刻胶覆盖第一边界48和第二边界49附近的区域。例如，光刻胶可以覆盖隔离区38的区域。该掩膜具有以下效果：实现了掩埋层25，其中掩埋层25与深沟槽39之间具有间隙(由分离区60形成)。沉降部35与深沟槽39之间以及掩埋层25与深沟槽39之间的分离区60是这种光刻胶的结果。光刻胶具有以下效果：离子从光刻胶散射到半导体主体11中，使得在第一表面13与掩埋层25之间的区域中第一导电类型的掺杂浓度增加，从而制作出沉降部35。在掩埋层25的注入期间使用WPE效应通过掺杂原子来制造沉降部35。
在图2B的右侧，示出了掺杂浓度的模拟。在半导体主体11的第一表面13处，使用利用掩模的单独制造步骤和用于实现沉降部接触区36的离子注入步骤来制造沉降部接触区36。使用WPE来实现沉降部接触区36与掩埋层25之间的掺杂。如模拟所示，沉降部35的掺杂是第一导电类型并且与沉降部接触区36的最大掺杂浓度相比以及与掩埋层25的最大掺杂浓度相比具有较低的浓度。掩埋层25可称为“深植入掩埋层”。
在左图和右图的箭头F所示的区域中，由于深注入掩埋层25的注入，由阱邻近效应(简称WPE)引起掺杂。因此，实现了沉降部35(然而，掺杂浓度低于图1A、图1B和图2A中的沉降部35)。
掺杂梯度沿箭头G增加。因此，引入了正电场，该正电场阻碍电子到达雪崩倍增区50。因此，在深沟槽39与硅的界面处生成的电子将不会增加SPAD 10的DCR。
如图2B所示，消除了“p阱”，更准确地说，不需要用于制造p阱的掩模。有利地，降低了工艺复杂性(能够跳过一个掩模工艺步骤和几个注入工艺步骤)。源自深沟槽39的DCR的部分被减少。
图2C示出了基于上述示例的雪崩二极管10的另外的示例。分离区60'环绕掩埋层25。分离区60'围绕或包围掩埋层25。分离区60'位于掩埋层25与沉降部35之间。因此，分离区60'将掩埋层25与沉降部35分隔开。分离区60'的掺杂是使用WPE效应制造的。分离区60'中的掺杂浓度可以略高于衬底40的掺杂浓度。分离区60'的掺杂浓度可以略高于第一区26的最小掺杂浓度。因此，掩埋层25与沉降部35之间存在微导电桥。分离区60'的掺杂浓度低于掩埋层25的最大掺杂浓度，并且也低于沉降部35的最大掺杂浓度。可以在沉降部接触区36中获得沉降部35的最大掺杂浓度。
半导体主体11包括设置在保护环29与掩埋层25之间的屏蔽环62。屏蔽区62为第一导电类型。屏蔽环62环绕第一区26。屏蔽环62的掺杂是使用WPE效应制造的。屏蔽环62的掺杂浓度低于掩埋层25的最大掺杂浓度。屏蔽环62的掺杂浓度也可以低于增强区28的最大掺杂浓度。屏蔽环62的掺杂浓度高于衬底40的掺杂浓度。屏蔽环62的掺杂浓度可以类似于分离区60的掺杂浓度，如图3D所示。
根据图2C，沉降部35延伸到深沟槽39，诸如图1A和图1B所示。
在替代实施例中，省略了保护环29。在这种情况下，屏蔽环62设置在半导体主体11的第一表面13与掩埋层25之间或在浅区27与掩埋层25之间。
图2D示出了雪崩光电二极管10的另外的示例，其基于上述示例，尤其是图2B和图2C中所示的示例。分离区的第一部分60'将掩埋层25与沉降部35分离开。分离区的第二部分60将沉降部35与深沟槽39分离开。因此，图2A和图2C中所示的实施例组合在如图2D所示的示例中。
如上所述，掺杂梯度沿箭头E增加。因此，引入了正电场，该正电场阻碍在深沟槽39与硅的界面处生成的电子到达雪崩倍增区50。
附加地，掺杂梯度沿箭头H增加。因此，引入了正电场，该正电场阻碍电子到达雪崩倍增区50。因此，在该势垒之外生成的电子对抖动拖尾没有贡献。该势垒通过分离区60'到掩埋层25的过渡来实现，并且可选地也通过屏蔽环62到屏蔽环62与沉降部35之间的区的过渡来实现。
雪崩光电二极管10通过WPE来实现p阱到深沟槽间距和p势垒。有利地，减小的DCR源自深沟槽39。由于朝向雪崩倍增区50的载流子扩散被电场抑制(由箭头E和H指示)，因此减小了抖动。
图3A至图3D示出了雪崩光电二极管10的上述示例的掺杂浓度的示例。此外，图4A至图4D示出了针对雪崩光电二极管10的不同示例的操作期间的电场的示例。图3A和图4A对应于图1A和图1B所示的雪崩光电二极管10的示例；图3B和图4B对应于图2A所示的示例；图3C和图4C对应于图2B所示的示例；并且图3D和图4D对应于图2D所示的示例。图3A至图3D和图4A至图4D中所示的模拟是通过使用模拟工具来执行的。
在图4B中，箭头I指示沿着深沟槽39的大部分具有负电场的区域。在图4C和图4D中，箭头J指示全部沿着深沟槽39具有负电场的区域。此外，在图4D中，箭头K指示具有负电场的区域。从这里生成的载流子不能到达雪崩倍增区50。
图5A和图5B示出了如图2B和图3C所示的使用WPE制造的雪崩光电二极管10的特性的细节。在图5A中，示出了沉降部35的掺杂浓度的细节。使用WPE实现的沉降部35(例如图2B、图3C和图5A所示)不同于图1A、图1B、图2A、图3A和图3B所示的沉降部35。如图1A、图1B、图2A中所示的沉降部35的掺杂浓度通常从半导体主体11的第一表面13直到掩埋层25具有高值。例如，沉降部35内部的掺杂浓度可以是从第一表面13到掩埋层35大致恒定。与此相反，如图5A和图3C所示，沉降部35的掺杂浓度的最小值低于掩埋层25的掺杂浓度的最大值，并且也低于沉降部接触区36的掺杂浓度的最大值。
此外，沉降部35的一些区并不直接在沉降部接触区38下方。
通过WPE制成的沉降部35的掺杂浓度具有与WPE相关的某些特性：沉降部35的掺杂浓度总是低于掩埋层25的最高掺杂浓度。例如，掩埋层25的最高掺杂浓度比沉降部35的掺杂浓度大5倍(该比例通常为10倍至20倍)。沉降部35的宽度越靠近第一表面13则越大(这由两个箭头L和M指示)。沉降部35可以具有蜂腰形状。沉降部35具有随着距第一表面13的距离增加而减小的横向尺寸。
图5B示出了图5A中所示的线65上的掺杂浓度的示例。掺杂浓度在大约半导体主体11的第一表面13附近具有第一峰值并且随着与第一表面13的距离的增加而降低。掺杂浓度再次上升到第二峰值，该第二峰值通过掩埋层25的掺杂浓度实现。因此，图5B中所示的第二峰值是掩埋层25的结果，而不是沉降部35的一部分。在一个示例中，掺杂浓度仅为硼掺杂浓度。因此，能够通过测量沉降部35和掩埋层25的横截面中的掺杂浓度来区分使用WPE和不使用WPE的制造工艺。
下面的图6A至图11D示出了用于制造雪崩二极管10的掩模的布局的示例。示例布局主要示出了八边形结构。替代地，布局也可以是方形、圆形或矩形。在大多数情况下，俯视图中雪崩二极管10的层和区与用于制造这些层和区的掩模的布局相同或大致相同。例如扩散工艺、光刻胶过度曝光或曝光不足等可能会导致差异。在掩埋层25和沉降部35的情况下，差异可能是由于WPE、光刻胶到掩埋层25的距离大、扩散工艺和高离子注入剂量和能量导致的。
图6A、图7A、图8A、图9A、图10A和图11A示出了对应于图1A和图1B中所示的雪崩光电二极管10的掩模的布局的俯视图。图6B、图7B、图8B、图9B、图10B和图11B示出了对应于图2A中所示示例的俯视图。图6C、图7C、图8C、图9C、图10C和图11C示出了对应于图2B中所示示例的俯视图。类似地，图6D、图7D、图8D、图9D、图10D和图11D示出了对应于图2D中所示示例的俯视图。因此，图6A至图6D中所示的四个雪崩光电二极管10和另外的四个雪崩光电二极管10'通常不是在一个晶片或一个管芯上实现的；作为替代，可以在一个管芯上实现图6A中所示的雪崩光电二极管10和另外的雪崩光电二极管10'，可以在另一个管芯上实现图6B中所示的雪崩光电二极管10和另外的雪崩光电二极管10'等。这同样适用其他图7A至图11D。
图6A到图6D示出了用于实现浅区27、深沟槽39和沉降部35的掩模的布局。在图6A至图6D所示的四个示例中，在俯视图中浅区27具有正交形式。如上所述，浅区27也可以是圆形、矩形或方形。深沟槽39在矩形或方形的边界上具有四个条带的形式。深沟槽39位于从一个像素到另一像素的边界处。因此，两个相邻像素或雪崩光电二极管10、10'具有共同的深沟槽39。如图6A、图6B和图6D所示，在俯视图中，沉降部35的内边界或边界具有正交形状。如图6C所示，没有用于实现沉降部35的掩模，因为在掩埋层25的制造过程中使用WPE效应来实现沉降部35。
图7A到图7D示出了在图6A到图6D中已经阐明的掩模的布局，并且附加地示出增强区28和保护环29的布局。与浅区27的面积相比，增强区28的面积更小。
图8A至图8D示出了掩埋层25和保护环29(保护环29也在图7A到图7D中示出)的掩模的布局。如图8A和图8B所示，掩埋层25可以例如在完整的晶片上制造并且因此不使用任何掩模。因此，掩埋层25延伸到雪崩光电二极管10的完整区域中并且还延伸到雪崩光电二极管的阵列的完整区域中。只有在半导体主体11不仅包括雪崩二极管10的阵列而且还包括诸如集成电路的另外的部分的情况下，掩埋层25的实现才需要掩膜以保持集成电路的区域免受掩埋层25掩埋。
图8C所示的掩埋层25的掩膜的布局被设计为使得能够实现在一侧上沉降部35与掩埋层25之间和在另一侧上与深沟槽35之间的分离区60。如图8D所示，掩埋层25的掩模被实现为使得实现掩埋层25与深沟槽39之间的大间隙。使用图8C和图8D中所示的掩膜导致WPE。
图9A到9D示出了隔离区38的反向掩模的布局的示例。因此，隔离区38被制造在半导体主体11的第一表面13上的未被图9A至图9D所示的掩模所覆盖的区域处。隔离区38在雪崩光电二极管10、10'的边界处具有条带形式。因此，雪崩光电二极管10和相邻的雪崩光电二极管10'具有公共隔离区38。
图10A至图10D示出了用于实现沉降部接触区36的掩模以及用于实现隔离区38的反向掩模的布局的示例。沉降部接触区36的内边界具有正交形式。沉降部接触区36在雪崩光电二极管10的四个角处具有四个三角形的形式，其中这些三角形通过小条带连接。在沉降部35通过WPE实现的情况下(如图10C所示)，也实现了沉降部接触区36。
图11A至图11D示出了除了隔离区38和沉降部接触区36的掩模之外的上述不同掩模的布局示例。
有时可以使用“层”或“阱”来代替“区”一词。
如所述的图1A至图11D中所示的实施例代表改进的半导体主体、雪崩光电二极管和用于制造半导体主体的方法的示例实施例，因此它们不构成根据改进的半导体主体、雪崩光电二极管和用于制造的方法的所有实施例的完整列表。例如，实际的半导体主体、雪崩光电二极管和用于制造的方法可以在层、形状、尺寸和材料方面与所示的实施例不同。
附图标记列表
10、10’雪崩光电二极管
11 半导体主体
12 叠层
13 第一表面
14 第二表面
15 金属化层
16 隔离层
18 第一部分
19 接触部
20 第二部分
21 接触部
25 掩埋层
26 第一区
27 浅区
28 增强区
29 保护环
35 沉降部
36 沉降部接触区
37 中轴线
38 隔离区
39 深沟槽
40 衬底
48 第一边界
49 第二边界
50 雪崩倍增区
51 耗尽区
60、60'分离区
62 屏蔽环
65 线
A至M箭头
t时间
Claims (15)
1.一种半导体主体，包括：
-第一导电类型的掩埋层(25)，
-第一导电类型的第一区(26)，
-在所述半导体主体(11)的第一表面(13)处的第二导电类型的浅区(27)，其中，所述第一区(26)在所述掩埋层(25)与所述浅区(27)之间，
-位于所述半导体主体(11)的第一表面(13)处的第一导电类型的沉降部(35)，以及
-环绕所述掩埋层(25)的第一导电类型的分离区(60、60')，其中
-所述分离区(60、60’)的掺杂浓度低于所述沉降部(35)和/或所述掩埋层(25)的掺杂浓度。
2.根据权利要求1所述的半导体主体，
包括位于所述第一区(26)与所述浅区(27)之间的第一导电类型的增强区(28)。
3.根据权利要求1所述的半导体主体，
包括隔离区(38)，
其中，所述隔离区(38)位于所述半导体主体(11)的第一表面(13)处，并在所述半导体主体(11)的第一表面(13)处环绕所述沉降部(35)。
4.根据权利要求1所述的半导体主体，
其中，所述沉降部(35)环绕所述第一区(26)并从所述半导体主体(11)的第一表面(13)延伸到所述掩埋层(25)。
5.根据权利要求1所述的半导体主体，
其中，所述沉降部(35)在所述半导体主体(11)的第一表面(13)处具有第一掺杂浓度，
其中，所述沉降部(35)在所述半导体主体(11)的第一表面(13)与所述掩埋层(25)之间的区中具有第二掺杂浓度，并且
其中，所述第二掺杂浓度低于所述第一掺杂浓度并且低于所述掩埋层(25)的最大掺杂浓度。
6.根据权利要求1所述的半导体主体，
其中，所述沉降部(35)的掺杂浓度总是低于所述掩埋层(25)的最高掺杂浓度，并且所述沉降部(35)的横向尺寸随着距所述第一表面(13)的距离的增加而减小。
7.根据权利要求3所述的半导体主体，
其中，所述分离区(60)附加地环绕所述沉降部(35)。
8.根据权利要求7所述的半导体主体，
包括深沟槽(39)，其中，所述分离区(60)位于所述沉降部(35)与所述深沟槽(39)之间，并且所述深沟槽(39)环绕所述分离区(60)。
9.根据权利要求8所述的半导体主体，其中，所述深沟槽(39)从所述半导体主体(11)的第一表面(13)或从所述隔离区(38)至少延伸到所述掩埋层(25)，并且其中，所述沉降部(35)从所述半导体主体(11)的第一表面(13)延伸到所述掩埋层(25)。
10.根据权利要求1所述的半导体主体，
其中，所述分离区(60’)位于所述沉降部(35)与所述掩埋层(25)之间。
11.根据权利要求1所述的半导体主体，包括：
-位于所述半导体主体(11)的第一表面(13)处并环绕所述浅区(27)的第二导电类型的保护环(29)，以及
-第一导电类型的屏蔽环(62)，其中，所述屏蔽环(62)设置在所述保护环(29)与所述掩埋层(25)之间。
12.根据权利要求3所述的半导体主体，
所述隔离区(38)实现为浅沟槽隔离。
13.一种雪崩光电二极管，包括
-根据权利要求1所述的半导体主体(11)，以及
-至少一个隔离层(16)和至少一个金属化层(15)的叠层(12)，其中，所述叠层(12)位于所述半导体主体(11)的第一表面(13)处。
14.一种用于制造半导体主体的方法，包括
-制造第一导电类型的掩埋层(25)，
-制造在所述半导体主体(11)的第一表面(13)处的第二导电类型的浅区(27)，其中，第一区(26)具有第一导电类型并且在所述掩埋层(25)与所述浅区(27)之间，以及
-制造位于所述半导体主体(11)的第一表面(13)处的第一导电类型的沉降部(35)，其中，第一导电类型的分离区(60、60')环绕所述掩埋层(25)，
-其中，所述分离区(60、60’)的掺杂浓度低于所述沉降部(35)和/或所述掩埋层(25)的掺杂浓度。
15.根据权利要求14所述的方法，
其中，所述沉降部(35)的下部和所述掩埋层(25)是同时制造的。
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