JPS62268154A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62268154A JPS62268154A JP11292086A JP11292086A JPS62268154A JP S62268154 A JPS62268154 A JP S62268154A JP 11292086 A JP11292086 A JP 11292086A JP 11292086 A JP11292086 A JP 11292086A JP S62268154 A JPS62268154 A JP S62268154A
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- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000006698 induction Effects 0.000 claims abstract description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、具体的には半導体集積回路
、特にエピタキシャル基板を用いたＣＭＯ３集積回路に
関するものである。
、特にエピタキシャル基板を用いたＣＭＯ３集積回路に
関するものである。
従来の技術
半導体装置、特にＣＭＯ８Ｉ、３工は最近ますます高密
度化、高性能化される傾向にあり、これに伴なって種々
の問題が生じている。このような問題の１つは、ＬＳＩ
の微細化に伴うラッテアップ耐性の低下である。この問
題を解決する手段の１つにエピタキシャル基板の使用が
ある。エピタキシャル基板の使用によって寄生トランジ
スタのペース抵抗を下げ、ペース電位を充分に固定する
ことができラッチアップを防止することができる。
度化、高性能化される傾向にあり、これに伴なって種々
の問題が生じている。このような問題の１つは、ＬＳＩ
の微細化に伴うラッテアップ耐性の低下である。この問
題を解決する手段の１つにエピタキシャル基板の使用が
ある。エピタキシャル基板の使用によって寄生トランジ
スタのペース抵抗を下げ、ペース電位を充分に固定する
ことができラッチアップを防止することができる。
また基板の抵抗とＭＯＳトランジスタのチャネル濃度と
を独立に設定することができるという利点も生ずる。
を独立に設定することができるという利点も生ずる。
ＣＭＯ５ＬＳ Ｉの高密度化、高性能化に伴うもう一つ
の問題として、高い駆動能力を持つトランジスタの要求
がある。特に出力回路やＬＳＩ内部の回路で低い出力イ
ンピーダンスを得る方法としてバイポーラトランジスタ
を用いる方法が知られている。このようなトランジスタ
としては通常高い電流増幅率と低い出力抵抗が得られる
ｎｐｎ）ランジスタが望ましい。ｐウェル構造の０ＭＯ
８の場合、ｐウェルをｎｐｎ ）ランジスタのペースに
することによって製造工程をさ程複雑にすることなしに
前述した目的を達することができる。しかしながらｎウ
ェル構造の０ＭＯ３とｎｐｎ）ランジスタを同一基板上
に作るためには、ｐ型ベース層を別に作る必要があシ製
造工程は前述したｐウェル構造の場合に比べて格段に複
雑になる。一方、前述しだｐウェル構造の場合の類推と
して、ｎウェル構造のウェルをペースとしたｐｎｐトラ
ンジスタを０ＭＯ３と同一基板上に作る方法が考えられ
るが、このようにして作られだｐｎｐ）ランジスタはベ
ース層が厚いため電流増幅率が低く高周波動作に不適な
ものになってしまう。またトランジスタの分離が不充分
でラッチアップにも弱いという欠点も併せ持っている。
の問題として、高い駆動能力を持つトランジスタの要求
がある。特に出力回路やＬＳＩ内部の回路で低い出力イ
ンピーダンスを得る方法としてバイポーラトランジスタ
を用いる方法が知られている。このようなトランジスタ
としては通常高い電流増幅率と低い出力抵抗が得られる
ｎｐｎ）ランジスタが望ましい。ｐウェル構造の０ＭＯ
８の場合、ｐウェルをｎｐｎ ）ランジスタのペースに
することによって製造工程をさ程複雑にすることなしに
前述した目的を達することができる。しかしながらｎウ
ェル構造の０ＭＯ３とｎｐｎ）ランジスタを同一基板上
に作るためには、ｐ型ベース層を別に作る必要があシ製
造工程は前述したｐウェル構造の場合に比べて格段に複
雑になる。一方、前述しだｐウェル構造の場合の類推と
して、ｎウェル構造のウェルをペースとしたｐｎｐトラ
ンジスタを０ＭＯ３と同一基板上に作る方法が考えられ
るが、このようにして作られだｐｎｐ）ランジスタはベ
ース層が厚いため電流増幅率が低く高周波動作に不適な
ものになってしまう。またトランジスタの分離が不充分
でラッチアップにも弱いという欠点も併せ持っている。
発明が解決しようとする問題点
このようにｎウェル構造の０ＭＯ３装置の場合製造工程
を大きく増加させずに性能のよいトランジスタを同一基
板上に集積することが困難であった。
を大きく増加させずに性能のよいトランジスタを同一基
板上に集積することが困難であった。
本発明はかかる点に鑑みてなされたもので従来のｎウェ
ル０ＭＯ５に近い製造工程でｎウェルをペースとしたｐ
ｎｐ）う／ジスタよりも性能のよいトランジスタを集積
することを目的としている。
ル０ＭＯ５に近い製造工程でｎウェルをペースとしたｐ
ｎｐ）う／ジスタよりも性能のよいトランジスタを集積
することを目的としている。
問題点を解決するための手段
本発明はｐ型エピタキシャル層を形成したｐ型基板を用
いたＣＭＯ５半導体装置において、ｐ型エピタキシャル
層をチャネルとしたｐチャネル静電誘導トランジスタ（
以下、静電誘導トランジスタをＳ Ｉ Ｔ ： ５ｔａ
ｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒと
略す）を同時に形成するものである。
いたＣＭＯ５半導体装置において、ｐ型エピタキシャル
層をチャネルとしたｐチャネル静電誘導トランジスタ（
以下、静電誘導トランジスタをＳ Ｉ Ｔ ： ５ｔａ
ｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒと
略す）を同時に形成するものである。
作用
本発明は上記したｐチャネルＳ工Ｔのゲートをｐチャネ
ルＭＯＳＦＥＴのソース及びドレインと同時に、ｐチャ
ネルＳＩＴのソースをバッティングコンタクトの形成と
ＭＯ３Ｆ！！：Ｔのゲート配線の形成とによって製造す
るものである。このため従来のｎウェル０ＭＯ５装置の
製造工程と大きく異ならない工程でｐチャネルＳＩＴを
形成することができる。
ルＭＯＳＦＥＴのソース及びドレインと同時に、ｐチャ
ネルＳＩＴのソースをバッティングコンタクトの形成と
ＭＯ３Ｆ！！：Ｔのゲート配線の形成とによって製造す
るものである。このため従来のｎウェル０ＭＯ５装置の
製造工程と大きく異ならない工程でｐチャネルＳＩＴを
形成することができる。
実施例
第１図は本発明の実施例における０ＭＯ３ＬＳＩの構造
を示す図である。図で、１はｐ型半導体基板、２はｐ型
半導体基板１上に成長されたｐ型エピタキシャル層、３
はｎウェルである。通常の０ＭＯ３装置の場合ｐ型半導
体基板は１ｏΩ・ａ程度の比抵抗を有するものが用いら
れるが、エピタキシャル層を備える場合、ｐ型半導体基
板１は１Ω−口取下の、エピタキシャル層２は１０Ω・
（７）程度の比抵抗を有するものが各々用いられる。前
記ｎウェル中にｐチャネルＭＯＳＦＥＴ４が、前記ｐ型
エビタキンヤル層中にｎチャネルＭＯ３ＦＸＴ５とｐチ
ャネル５ｒＴｅがそれぞれ形成される。１０゜１１．１
２は夫々ｐチャネルＭＯ３ＦＸＴ４の７−ス・ドレイン
拡散層、ゲート酸化膜、ゲートであり、１３．１４はバ
ッティングコンタクトノだめのゲート酸化膜開口部、開
口部１３下の拡散層である。２０，２１．２２は夫々、
ｎチャネルＭＯＳＦＥＴ５のソース・ドレイン拡散層、
ゲート酸化膜、ゲートである。３０ 、３１ 、３２．
３３゜３４は夫々、ｐチャネル５ＩＴｓのゲート、ゲー
ト酸化膜、ソース端子、ソース開ロ部、ンース拡散層で
ある。ｐチャネル５ＩＴ６のチャネルはエピタキシャル
層２、ドレインは基板１である。
を示す図である。図で、１はｐ型半導体基板、２はｐ型
半導体基板１上に成長されたｐ型エピタキシャル層、３
はｎウェルである。通常の０ＭＯ３装置の場合ｐ型半導
体基板は１ｏΩ・ａ程度の比抵抗を有するものが用いら
れるが、エピタキシャル層を備える場合、ｐ型半導体基
板１は１Ω−口取下の、エピタキシャル層２は１０Ω・
（７）程度の比抵抗を有するものが各々用いられる。前
記ｎウェル中にｐチャネルＭＯＳＦＥＴ４が、前記ｐ型
エビタキンヤル層中にｎチャネルＭＯ３ＦＸＴ５とｐチ
ャネル５ｒＴｅがそれぞれ形成される。１０゜１１．１
２は夫々ｐチャネルＭＯ３ＦＸＴ４の７−ス・ドレイン
拡散層、ゲート酸化膜、ゲートであり、１３．１４はバ
ッティングコンタクトノだめのゲート酸化膜開口部、開
口部１３下の拡散層である。２０，２１．２２は夫々、
ｎチャネルＭＯＳＦＥＴ５のソース・ドレイン拡散層、
ゲート酸化膜、ゲートである。３０ 、３１ 、３２．
３３゜３４は夫々、ｐチャネル５ＩＴｓのゲート、ゲー
ト酸化膜、ソース端子、ソース開ロ部、ンース拡散層で
ある。ｐチャネル５ＩＴ６のチャネルはエピタキシャル
層２、ドレインは基板１である。
ｓｒ’ｒ６のゲート３０はｎチャネルＭＯＳＦＥＴ５の
拡散層２０と、ゲート酸化膜３１はｐチャネルＭＯＳＦ
ＥＴ４のゲート酸化膜１１及びｎチャネルＭＯ３Ｆ１ｃ
Ｔ５のゲ−）酸化＠２１と、ソース端子３２はｐチャネ
ルＭＯ５ＦＫＴ４のゲート１２及びｎチャネルＭＯ３Ｆ
ＫＴ６のゲート２２と、ソース開口部３３はｐチャネル
ＭＯＳＦＥＴ４のパンティングコンタクト開口部１３と
、ソース拡散層３４はｐチャネルＭＯＳＦＥＴ４の開口
部下拡散層１４とそれぞれ同時に形成する。ＳＩＴらの
対向するゲー）３０の間隔及びソース拡散層３４の深さ
は、ゲート３ｏとチャネル２との間の拡散電位によって
空乏層が形成されＳＩＴ６が充分にオフ状態になる程度
に制御されていて、いわゆるバイポーラモードのＳＩＴ
になっている必要があるっ このようにして形成された５ＩＴ６のドレイ／は半導体
基板１、すなわち接地電位に接続されている。第２図に
本実施例によって形成したｐチャネルＭＯＳＦＸＴ４と
Ｓ工ＴＳを用いた出力回路を示す。図で、４はｐチャネ
ルＭｏ５ｙｘ’ｒ、６はｐチャネルＳＩＴ、４２．４３
は夫々入力端子と出力端子、４４はインノく一夕である
。入力端子４２が低電位の時ｐチャネルＭＯ３ＦＸＴ４
が、また高電位の時ｐチャネル５ＩＴＳがそれぞれオン
となり出力端子４３に入力信号を反転した出力信号が現
われる。
拡散層２０と、ゲート酸化膜３１はｐチャネルＭＯＳＦ
ＥＴ４のゲート酸化膜１１及びｎチャネルＭＯ３Ｆ１ｃ
Ｔ５のゲ−）酸化＠２１と、ソース端子３２はｐチャネ
ルＭＯ５ＦＫＴ４のゲート１２及びｎチャネルＭＯ３Ｆ
ＫＴ６のゲート２２と、ソース開口部３３はｐチャネル
ＭＯＳＦＥＴ４のパンティングコンタクト開口部１３と
、ソース拡散層３４はｐチャネルＭＯＳＦＥＴ４の開口
部下拡散層１４とそれぞれ同時に形成する。ＳＩＴらの
対向するゲー）３０の間隔及びソース拡散層３４の深さ
は、ゲート３ｏとチャネル２との間の拡散電位によって
空乏層が形成されＳＩＴ６が充分にオフ状態になる程度
に制御されていて、いわゆるバイポーラモードのＳＩＴ
になっている必要があるっ このようにして形成された５ＩＴ６のドレイ／は半導体
基板１、すなわち接地電位に接続されている。第２図に
本実施例によって形成したｐチャネルＭＯＳＦＸＴ４と
Ｓ工ＴＳを用いた出力回路を示す。図で、４はｐチャネ
ルＭｏ５ｙｘ’ｒ、６はｐチャネルＳＩＴ、４２．４３
は夫々入力端子と出力端子、４４はインノく一夕である
。入力端子４２が低電位の時ｐチャネルＭＯ３ＦＸＴ４
が、また高電位の時ｐチャネル５ＩＴＳがそれぞれオン
となり出力端子４３に入力信号を反転した出力信号が現
われる。
本実施例で形成されるＳＩＴは表面ゲート型のＳＩＴで
あり特に高速な動作と高い電流容量が得られる。一般に
ＳＩＴはバイポーラトランジスタよシも高速な動作に適
していることが知られており、ウェルをペースに用いた
バイポーラトランジスタよりも速い応答が可能である。
あり特に高速な動作と高い電流容量が得られる。一般に
ＳＩＴはバイポーラトランジスタよシも高速な動作に適
していることが知られており、ウェルをペースに用いた
バイポーラトランジスタよりも速い応答が可能である。
本実施例においてＳＩＴのゲート３０とソース３４はそ
れぞれＭＯ３ＦＩＣＴの拡散層２０及び１４と同時に形
成したが別の工程で形成してもよい。
れぞれＭＯ３ＦＩＣＴの拡散層２０及び１４と同時に形
成したが別の工程で形成してもよい。
またソース端子１７はＭＯＳＦＥＴのゲート１２゜２２
と同時に形成したがアルミニウム等の金属配線材料を用
いて別の工程で形成してもよい。またソース端子３２が
ｐ＋ポリシリコンや、屁等のように基板材料に拡散して
ｐ領域を生じさせるような材料の場合にはＳＩＴのソー
ス拡散層３４は不要になる場合もある。
と同時に形成したがアルミニウム等の金属配線材料を用
いて別の工程で形成してもよい。またソース端子３２が
ｐ＋ポリシリコンや、屁等のように基板材料に拡散して
ｐ領域を生じさせるような材料の場合にはＳＩＴのソー
ス拡散層３４は不要になる場合もある。
このようにして形成したｐチャネルＳＩＴをｎチャネル
ＭＯＳＦＥＴやｐチャネルＭＯ３ＦΣＴの代りに使用す
ることによって従来の０Ｍ０３回路よりも小型で出力抵
抗の低い出力回路を構成することができる。
ＭＯＳＦＥＴやｐチャネルＭＯ３ＦΣＴの代りに使用す
ることによって従来の０Ｍ０３回路よりも小型で出力抵
抗の低い出力回路を構成することができる。
発明の効果
以上のように、本発明によれば従来の０ＭＯ３工程に大
幅な変更を加えることな（ＳＩＴを形成することができ
、このようにして形成したＳＩＴをＭＯＳＦＥＴの代り
に用いることによってＣＭＯＳ半導体装置を従来より小
型化・高性能化することができる。
幅な変更を加えることな（ＳＩＴを形成することができ
、このようにして形成したＳＩＴをＭＯＳＦＥＴの代り
に用いることによってＣＭＯＳ半導体装置を従来より小
型化・高性能化することができる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は同実施例におけるＳＩＴを用いた出力回路を
示す回路図である。 １・・・・・ｐ型半導体基板、２・・・・・・ｐ型エビ
タキンヤル層、３・・・・・・ｎウェル、４・・・・・
・ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ、 ５ ＝−・・・
−ｎチャネルＭＯ３ＦＩＣＴ。 ６・・・・・・ｐチャネルＳ工Ｔ。
、第２図は同実施例におけるＳＩＴを用いた出力回路を
示す回路図である。 １・・・・・ｐ型半導体基板、２・・・・・・ｐ型エビ
タキンヤル層、３・・・・・・ｎウェル、４・・・・・
・ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ、 ５ ＝−・・・
−ｎチャネルＭＯ３ＦＩＣＴ。 ６・・・・・・ｐチャネルＳ工Ｔ。
Claims (1)
- 表面にｐ型エピタキシャル層を形成し、前記ｐ型エピタ
キシャル層内に選択的に形成されたｎ型ウェルを備えた
ｐ型半導体基板上に、ｐチャネルＭＯＳＦＥＴと、ｎチ
ャネルＭＯＳＦＥＴと、前記ｐ型半導体基板をドレイン
とし、前記ｐ型エピタキシャル層をチャネルとしたｐチ
ャネル静電誘導トランジスタとを形成してなる半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11292086A JPS62268154A (ja) | 1986-05-16 | 1986-05-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11292086A JPS62268154A (ja) | 1986-05-16 | 1986-05-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62268154A true JPS62268154A (ja) | 1987-11-20 |
Family
ID=14598790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11292086A Pending JPS62268154A (ja) | 1986-05-16 | 1986-05-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62268154A (ja) |
-
1986
- 1986-05-16 JP JP11292086A patent/JPS62268154A/ja active Pending
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