JPH03218634A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 本発明の第１の半導体装置は、同一半導体基板上にパイ
ボーラ素子とＣＭＯＳ素子とが形成されるＢｉ−　ＣＭ
ＯＳ型半導体装置において、 バイポーラ素子におけるベース・コレクタ接合部の表面
領域上、又は上記ベース・コレクタ接合部の表面領域上
及びヘース・エミッタ接合部の表面領域上に熱酸化によ
るフィールド酸化膜が配設されるような構造としたため
、ベース・コレクタ間さらにはベース・エミッタ間の耐
圧劣化・リーク電流の増大をなくすことができる。この
ため、上記バイポーラ素子の高耐圧化が要求されるパワ
ーＩＣに好適な高信顛性を有するＢｉ−ＣＭＯＳ型半導
体装置が得られる。

また、Ｂｉ−ＣＭＯＳ型の半導体装置の製造方法におい
て、バイポーラ素子のベース・コレクタ接合、又ハベー
ス・コレクタ接合及びベース・エミノタ接合を形成した
後、これらの接合部の表面領域上に熱酸化によるフィー
ルド酸化膜を形成させるようにしたので前述した高耐圧
のバイポーラ素子を有する第１のＢｉ−ＣＭＯＳ型半導
体装置の製造を可能とした。

また、本発明の第２の半導体装置は、同一の第１導電型
の半導体基板上に、バイポーラ素子とＣＭＯＳ素子とが
形成され、そのＣＭＯＳ素子の第２導電型チャネルのＭ
ＯＳ　トランジスタと第１導電型チャネルのＭＯＳ　ト
ランジスタは、それぞれ前記第２導電型の半導体基板上
に形成された第１導電型のウェル及び第２導電型のウェ
ル内に形成されているＢｉ−ＣＭＯＳ型半導体装置にお
いて、上記半導体基板と同一導電型のＣＭＯＳ素子のウ
ェルを、その一生面を除くその周囲が逆導電型の半導体
層により囲まれる構成としたので、上記半導体基板と同
一導電型のＣＭＯＳ素子のウェルをゼロ電位に保ちつつ
、上記半導体基板及びアイソレーション層を任意の電位
に対応させたり、逆に半導体基板及びアイソレーション
層をゼロ電位に保ちつつ、ＣＭＯＳ素子の任意のウヱル
にパックゲートバイアイスを印加するなど、各種応用が
可能な便利なＢｉ−ＣＭＯＳ型半導体装置が得られる。

また、Ｂｉ−ＣＭＯＳ半導体装置の製造方法において、
第１導電型の半導体基板上に、第２導電型の第１の埋込
み層と第２導電型の第２の埋込み層を分離して形成した
後、上記第１及び第２の埋込み層が形成されている半導
体基板上に、エピタキシャル成長により第２導電型のエ
ピタキシャル層を形成させる。さらに、そのエピタキシ
ャル層内の前記第２の埋込み層の上面に第１導電型のウ
ェル及び第２導電型のウェルを形成すると共に、同じく
エピタキシャル層内にバイポーラ素子とＣＭＯＳ素子と
を電気的、に分離するための第１導電型のアイソレーシ
ョン領域及び上記第１の埋込み層に接続する上記バイポ
ーラ素子のコレクタの一部となる第２導電型のジンクコ
レクタ層を形成するようにしたので、前述した第２の半
導体装置を製造することが可能となった。

さらに、バイポーラ素子の第１導電型のベースと、第１
導電型のウェル内にＣＭＯＳ素子の第２導電型チャネル
のＩｌｌＯＳトランジスタ用の第１導電型のチャネルス
トッパとを同時に形成すると共に、バイポーラ素子の第
２導電型のエミッタの形成と、第２導電型のウェル内に
ＣＭＯＳ素子の第１導電型チャネルのＭＯＳ　　トラン
ジスタ用の第２導電型のチャネルストツパの形成とを同
時に行うようにしたため、従来よりも製造工程を増加す
ることな《、バイポーラ素子の高耐圧化と、ｃＩ４ｏｓ
素子の微細化とを同時に実現できるようにした。

〔産業上の利用分野〕

本発明は、同一の半導体基板上にバイポーラ素子とＣＭ
ＯＳ素子とが形成されるＢｉ−ＣＭＯＳ型半導体装置お
よびその製造方法に係り、特に、パワー素子駆動用など
のパワーＩＣとして用いられる高耐圧のバイポーラ素子
が必要とされるＢｉ−ＣＭＯＳ型半導体装置およびその
製造方法に関する。

〔従来の技術〕

従来のこの種のＢｉ−ＣＭＯＳ型半導体装置（Ｂｉ−Ｃ
ＭＯＳＩＣ）としては、特開昭６１−　２６９３６０号
公報に開示された構成がある。ここで、この従来のＢｉ
−ＣＭＯＳ型半導体装置におけるバイポーラｎｐｎ　ト
ランジスタの構造を模式的に表した概略構成図を第６図
に示す。

同図に示すように従来のＢｉ−ＣＭＯＳ型半導体装置に
おいて、ｌはｐ一型シリコン基板、２は該基板１との間
にｎ゛型埋め込みコレクタ層３を介してエピタキシャル
成長させたｎ”型エピ層（ｎ一型エピタキシャル層）で
あり、このｎ一型エピ層２はアイソレーシゴンｐ゛型層
４およびＬＯＣＯＳ法により形成されるフィールド酸化
膜５により周辺部から電気的に分離されて、バイポーラ
ｎｐｎ　トランジスタ用の島領域となワている。また、
前記フィールド酸化膜５は、これがＬＯＣＯＳ法によっ
て形成されるために、その両端には、いわゆる、バーズ
ビークと呼ばれる嘴状の薄い突出部５ａが形成されるこ
とになる。

また、６は前記ｎ一型エピ層２での上記フィールド酸化
膜５によって分離される一方の側に、このフィールド酸
化膜５をマスクにして拡散形成されたｐ゛型不活性ベー
ス層、７は該ベース層６上に選択的に拡散形成されたｎ
゜型エミッタ層、８は前記ベース層６の周辺部でのバー
ズビーク５ａによる耐圧劣化を避けるために、フィール
ド酸化膜５のバーズビーク５ａ部の近傍に沿って拡散形
成されたｐ型ウェルであり、さらに、９は上記ｎ型エビ
層２での前記フィールド酸化膜５によって分割される他
方の側に、このフィールド酸化膜５をマスクにして拡散
形成されたｎ゛型コレクタ層である。尚、特に図示して
はいないが、前記各層の拡散形成後に、上記ベース・エ
ミッタ接合表面領域上に薄い酸化膜、およびＰＳＧ膜か
ら成る眉間絶縁膜が形成される。

ところで、一般に、この種のバイポーラｎｐｎ　　トラ
ンジスタ、及びｎチャネルおよびｐチャネルの各ＭＯＳ
ＦＥＴからなるＣＭＯＳトランジスタの２つのトランジ
スタの組み合わせから成るＢｉ−ＣＭＯＳ　ＩＣを製造
する場合、これらの両素子の共通する各部分を１つの工
程に組み入れることにより、製造工程数の減少化を計っ
ている。

第６図に、上記のような製造方法により製造されたＢｉ
−ＣＭＯＳ　ＩＣの構成を示す。

同時に示すように、この従来例のＢｉ−ＣＭＯＳ　ＩＣ
の製造においては、前記バイポーラｎｐｎ　トランジス
タ１００側のｎ゛型エミッタ層７と、ＣＭＯＳ　Ｉ−ラ
ンジスタ２００側でのｎチャネルＭＯＳＦＥＴ２　１　
０のｎ゛型ソース２１１ａ／ドレイン２　１　１’ｂの
各層とを同一工程によって、また、前記バイポーラｎｐ
ｎトランジスタ１００側のＰ゛型不活性ベース層６と、
ＣＭＯＳ　トランジスタ２００側でのｐチャネルＭＯＳ
ＦＥＴ　２　２　０のｐＩ型ソース２２１ａ／ドレイン
２２ｌｂの各層とを同一工程で形成するようにしている
．そして、この場合にもｐ゛型不活性ベース層６および
ｎ゛型エミッタ層７の各形成は、第５図からも明らかな
ようにＬＯＣＯＳ法により形成されるフィールド酸化膜
５をマスクとして用いながら行うので上記フィールド酸
化膜５の形成後に行われるようになっている。

ところで、このように、バイポーラｎｐｎトランジスタ
１００のｐ゛型不活性ベース層６とＰチャンネルＭＯＳ
ＦＥＴ２　１　０のｐ゜型ソース２１１ａ，ｐ”型ドレ
イン２　１　ｌ　ｂ，及びバイポーラｎｐｎ　　トラン
ジスタ１００のｎ゛型エミッタ層７とｎチャンネルＭＯ
ＳＦＥＴ２　２　０のｎ４型ソース２２１ａ．．ｎ’型
ドレイン２２ｌｂとを同一工程で形成するようにすると
、バイポーラｎｐｎ　　トランジスタ１００で必要とさ
れる耐圧により、ＣＭＯＳ　トランジスタ２００のソー
ス／ドレインの各層の深さが決定される。

このため、ＣＭＯＳ　トランジスタ２００の微細化が難
しいという問題がある． また、ｐチャンネルＭＯＳＦＥＴのｐ１型ソース２２１
ａ及びｐ１型ドレイン２２ｌｂの深さは、バイポーラｎ
ｐｎ　トランジスタ１００のＰ゛型不活性ベース層６の
膜厚により、ｎチャンネルＭＯＳＦＥＴ　２２０のｎ＋
型ソース２２１ａ及びｎ９型ドレイン２１ｌｂの深さは
バイポーラｎｐｎ　　トランジスタ１００のｎ゛型エミ
ッタ層７の膜厚によりそれぞれ決定されるので、ソース
／ドレインの拡散形成工程の際の横方向の拡散により影
響を受けるｎチャンネルＭＯＳＦＥＴ２　１　０とＰチ
ャンネルＭＯＳＦＥＴ２　２　０のチャネル長が互いに
異なってしまい、素子（Ｂｉ−ＣＭＯＳ　ＩＣ　）を最
適設計するのが困難である等の各種問題もあった． このため、特に高耐圧を有するバイポーラトランジスタ
を有するＢｉ−ＣＭＯＳ　ＩＣにおいては、第８図に示
す様に、バイポーラｎｐｎ　トランジスタ１００’，Ｃ
ＭＯＳトランジスタ２００′のｐチャンネルＭＯＳＦＥ
Ｔ２　１　０　’及びｎチャネルＭＯＳＦＥＴ　２　２
　０　’を全て独立に形成するようにしている。

ところで、第７図及び第８図に示すように、従来のＢｉ
−ＣＭＯＳ　ＩＣでは、ｐチャンネルＭＯＳＦＥＴ２　
１０，２１０’が形成されるＰウェル２１２，２１２′
はｐ゛型埋込み層２１３．２１３’上に、ｎチャネルＭ
ＯＳＦＥＴ２　２　０，　　２　２　０　’が形成され
るＮウェル２２２，２２２’はｎ゛型埋込み層２２３，
２２３′上に、それぞれ形成されている。

〔発明が解決しようとする課題〕

Ｂｉ−ＣＭＯＳ　ＩＣは、バイポーラｎｐｎ　　トラン
ジスタのベース・コレクタ接合の表面近傍に高電界が加
えられると、酸化膜中にホットキャリアが注入され、こ
のホットキャリアの注入により酸化膜の帯電、あるいは
界面準位が形成される。この結果、ヘース・コレクタ間
の耐圧が劣化すると共に、その接合部でのリーク電流が
増大する等の素子特性の劣化がもたらされる。

また、ベース・コレクタ間に逆バイアス電圧が加わった
場合、接合表面領域での空乏層の幅は、他の接合部の空
乏層よりも狭くなるので、ベース・コレクタ間の耐圧は
、このため上記接合表面領域上での電界によって決定さ
れる。

上述したように、従来のＢｉ−ＣＭＯＳ　ＩＣにおいて
は、これらの接合表面領域上の酸化膜が、バーズビーク
によって薄くなっている。このように酸化膜が薄い場合
には、酸化膜が厚い場合に比べ酸化膜に注入されるホッ
トキャリアの密度が大きくなって前記素子特性の劣化が
一層、助長され、特に、長期間に亘って動作させた場合
には、素子特性が著しく低下するようになり、信幀性上
、種々の問題点を生ずる．この問題点はまた、ベース・
エミッタ接合部についても全く同様にあてはまる。更に
バーズビークのＮ域は応力歪みが大きく欠陥も発生し易
い為、前記問題点が更に増長される。

また、前記第７図に示すＤｉ−ＣＭＯＳ　ＩＣでは、バ
イポーラｎｐｎ　　トランジスタｌ００′とＣＭＯＳ　
｝ランジスク２００’　（Ｄｐチャ７ネルＭＯＳ’　Ｆ
ＥＴ　２　１　０’とｎチ中ンネルＦＥＴ２２０’　と
を、全て独立に形成するため、バイポーラｎｐｎ　トラ
ンジスタ１００’を高耐圧化できている利点があるもの
の、製造工程数の増加並びに製造プロセスの複雑化をも
たらす。このため、歩留りが低下し、製造コストが高く
なってしまうという問題があった。

サラニ、上記ＣＭＯＳトランジスタ２ｏｏ，２ｏｏ′の
Ｐウェル２１２，２１２’は、共にｐ一型シリコン基板
１上に形成されたｐ゛型埋込み層２１３，２１３′上に
形成されているため、Ｐウェル２ｌ２，２１２’とｐ一
型シリコン基板ｌとは同電位になる。このためｐ〜型シ
リコン基板ｌを負電源に接続させると、バックゲートバ
イアス効果（ｓ板バイアス効果）により、ｐチャンネル
ＭＯＳＦＥＴの２１０，２１０’閾値電圧ｖ丁等の特性
が変動してしまう．このため、ＣＭＯＳ　トランジスタ
２００，２００′のＰウェル２１２，２１２’をゼロ電
位（アース状Ｊ！！）に保ちつつ、アイソレーシタンｐ
＋型層４及びｐ゜型シリコン基板ｌを負電位とすること
ば構造的に不可能であった． 本発明は、Ｂｉ−ＣＭＯＳ型半導体装置において、バイ
ポーラ素子側での特にベース・コレクタ間、さらには、
ベース・エミッタ間の耐圧の向上、及び各接合部でのリ
ーク電流の減少等の素子特性の向上が可能で、高い信頼
性が得られる半導体装置およびその製造方法を提供する
ことを第１の目的とする。

また、本発明は、旧−ＣＭＯＳ型半導体装置において、
製造工程数を増加することなく、高耐圧のバイポーラ素
子とＣＭＯＳ素子の微細化を同時に実現可能にすると共
に、ＣＭＯＳ素子のＰウェル饅域又はＮウェル領域をゼ
ロ電位（アース）に保ちつつ、半導体基板及びアイソレ
ーション層を任意の電位にすることが可能な半導体装置
及びその製造方法を提供することを第２の目的とする． 〔課題を解決するための手段〕 第１の半導体装置は、前記第１の目的を達成するために
、同一の半導体基板上にバイポーラ素子とＣＭＯＳ素子
とが形成される半導体装置において、バイポーラ素子の
ベース・コレクタ接合部の表面領域上、又は上記ベース
・コレクタ接合部の表面頷域上及びベース・エミッタ接
合部の表面領域上に熱酸化によるフィールド酸化膜を配
設させたものであり、また、上記第１の半導体装置の製
造方法において、バイポーラ素子のベース・コレクタ接
合、又はベース・コレクタ接合及びベース・エミッタ接
合を形成した後、ベース・コレクタ接合部の表面領域上
、又は該ベース・コレクタ接合部の表面領域上及びベー
ス・エミッタ接合部の表面領域上熱酸化によるにフィー
ルド酸化膜を形成するようにしたものである。

第２の半導体装置は、前記第２の目的を達成すために、
第１導電型の同一の半導体基板上に、バイポーラ素子と
ＣＭＯＳ素子とが形成され、そのＣＭＯＳ素子の第２導
電型チャネルのＭＯＳ　トランジスタと第１導電型チャ
ネルのＭＯＳ　トランジスタは、それぞれ、前記第１導
電型の半導体基板上に形成された第１導電型のウェル及
び第２導電型のウェル内に形成されている半導体装置に
おいて、前記第１導電型のウェルが、一主面を除くその
周囲を、第２導電型の半導体層に囲まれている構成とし
たものであり、前記第２導電型の半導体層は、例えば前
記第１導電型の半導体基板内に熱拡散もしくはイオン注
入後ドライブインすることにより形成された第２半導体
型の第１の半導体層とエピタキシャル成長により形成さ
れた第２の導電型の第２の半導体層から成り、前記第１
導電型のウェルは、上記第２の半導体層上に形成され、
その側面を前記第１の半導体層により囲まれている構成
であってもよい。

さらに、上記第２の半導体装置の製造方法において、前
記第１導電型の半導体基板上に、前記第２導電型の第１
の埋込み層と前記第２導電型の第２の埋込み層を分離し
て形成する第１の工程を行った後、前記第１及び第２の
埋込み層が形成されている前記半導体基板上に、エピタ
キシャル成長により前記第２導電型のエピタキシャル層
を形成する。さらに、該エピタキシャル層内の前記第２
の埋込み層の上面に前記第１導電型のウェル及び前記第
２導電型のウェルを形成すると共に、同じく前記エピタ
キシャル層内に前記バイポーラ素子と前記ＣＭＯＳ素子
とを電気的に分離するための前記第１導電型のアイソレ
ーション領域及び前記第１の埋込み層に接続する前記バ
イポーラ素子のコレク７の一部となる前記第２導電型の
ジンクコレクタ層を形成する第２の工程を行うようにし
たものである。

そして、好ましくは、前記第２の工程の後に、前記バイ
ポーラ素子の前記第１導電型のベースと、前記第１導電
型のウェル内に前記ＣＩＩＩＯＳ素子の第２導電型チャ
ネルのＭＯＳ　トランジスタ用の前記第１導電型のチャ
ネルストツパとを同時に形成する第３の工程と、前記バ
イポーラ素子の前記第２導電型のエミッタの形成と、前
記第２導電型のウェル内に前記ＣＭＯＳ素子の第１導電
型チャネルのＭＯＳ　トランジスタ用の前記第２導電型
のチャネルストツパとを同時に形成する第４の工程を行
うのが望ましい。

〔作　　　用〕

第１の半導体装置では、バイポーラ素子のベース・コレ
クタ接合部の表面領域上、又は該ベース・コレクタ接合
部の表面領域上及びベース・エミッタ接合部の表面領域
上に熱酸化によるフィールド酸化膜を配設させるように
したので、上記各接合部の表面領域上での耐圧の信頼性
が向上する。

すなわち、バイポーラ素子のベース・コレクタ接合、又
はベース・コレクタ接合及びベース・エミッタ接合を形
成した後に、ベース・コレクタ接合部の表面領域上、又
は上記ベース・コレクタ接合部の表面領域上及びベース
・エミッタの接合部の表面領域上にフィールド酸化膜を
形成することにより、上記各接合部の表面頷域上を十分
な厚さの膜厚を有するフィールド酸化膜で覆うことがで
き、上記各接合部の表面領域の耐圧の信頼性が向上する
。

また、第２の半導体装置では、ＣＭＯＳ素子における半
導体基板と同一の導電型を有するウェルの一主面を除く
その周囲を、そのウェルとは逆導電型の半導体層により
囲む構成としたので、上記ウェルと半導体基板とが電気
的に絶縁される。したがって、上記ウェルをゼロ電位に
保ちつつ、半導体基板を正，負の任意の電位に設定する
ことが可能となる。このため、例えば本装置をパワー素
子を駆動するドライバＩＣに用いた場合、バイポーラ型
トランジスタのベース電流、または静電誘導トランジス
タ（ＳＩＴ　）のゲート電流を素早くオフさせるための
電位を有する電源に半導体基板及びアイソレーション層
を接続することが可能となると共に、半導体基板及びア
イソレーション層をゼロ電位に保ちつつ、任意のウェル
にバックゲートバイアスを印加させ、上記ウェル内のＭ
ＯＳＦＥＴのソース、ドレインと基板とのＰＮ接合の容
量を小さくして高速化を計ったり、閾値電圧やドレイン
電流の制御を行ったり等の各種効果を有する応用が可能
となる。

また、このような第２の半導体装置は、第１導電型の半
導体基板上に、第２導電型の第１の埋込み層と第２導電
型の第２の埋込み層を分離して形成する第１の工程を行
った後、前記第１及び第２の埋込み層が形成されている
前記半導体基板上に、エピタキシャル成長により前記第
２導電型のエピタキシャル層を形成した後、該エピタキ
シャル層内の前記第１の埋込み層の上面に前記第１導電
型のウェル及び前記第２導電型のウェルを形成すると共
に、同じく前記エピタキシャル層内に前記バイポーラ素
子と前記ＣＭＯＳ素子とを電気的に分離するための第１
導電型のアイソレーション領域及び前記第１の埋込み層
に接続する前記バイポーラ素子のコレクタの一部となる
前記第２導電型のジンクコレクタ層を形成する第２の工
程を行い、以後、通常の製造方法で、バイポーラ及びＣ
ＭＯＳトランジスタを形成することにより得られる。

また、上記第２の工程を行った後、前記バイポーラ素子
の第１導電型のベースと、前記第１導電型のウェル内に
前記ＣＭＯＳ素子の第２導電型チャネルのＭＯＳ　トラ
ンジスタ用の第１導電型のチャネルストツパとを同時に
形成する第３の工程と、前記バイポーラ素子の第２導電
型のエミッタと、前記第２導電型のウェル内に前記ＣＭ
ＯＳ素子の第１導電型チャネルのＭＯＳ　トランジスタ
用の第２導電型のチャネルストツパを同時に形成する第
４の工程を行うことにより、製造工程を従来よりも増加
することなく、バイポーラ素子のベース，エミッタ並び
にＣＭＯＳ素子の各ＭＯＳトランジスタのソース，ドレ
インを、ぞれぞれ別工程で独立に形成できるので、バイ
ポーラ素子の高耐圧化並びにＣＭＯＳ素子の微細化を同
時に実現できる。

〔実　　施　　例〕

以下、本発明の一実施例につき、第１図乃至第４図を参
照して詳細に説明する。

第１図は本発明の一実施例を適用したＢｉ−ＣＭＯＳＩ
Ｃの構成を模式的に示す断面構成図である。

同図において、ｌ１はｐ一型シリコン基板であり、ｌ２
、１３は該基板１ｌとの間にｎ゛型埋め込みコレクタ層
１４、及びｎ＋型埋め込み層ｌ５を介してエピタキシャ
ル成長させたｎ一型エビ４タキシャル層であって、上記
ｎ一型エピタキシセル層１２、ｌ３は、アイソレーショ
ン用のｐ”型Ｎ１６、およびＬＯＣＯＳ法により形成さ
れたフィールド酸化膜１７によって周辺部から電気的に
分離され、それぞれバイポーラｎρｎ　トランジスタ１
０、及びＣＭＯＳ　トランジスタ４０用の島領域を形成
している。１８、ｌ９は、それぞれＣＭＯＳ　トランジ
スタ４０例の上記ｎ一型エピタキシャル層１３内に拡散
形成されたｎチャネルＭＯＳＦＥＴ　４　０　ａ、及び
ｐチャネル阿ＯＳＦＥＴ４　０　ｂの各ＭＯＳＦＥＴ用
のＰウェル、Ｎウェルである。

また、２０は前記バイポーラｎｐｎ　トランジスタｌＯ
側でのｎ１型埋め込みコレクタ層１４上のｎ型エピタキ
シャル層１２内に選択的に形成されたｐ型ベース層、２
１は上記ｐ型ベース層２０内に選択的に形成されたｎ＋
型エミッタ層であって、これらのベース・コレクタ接合
部の表面領域、及びベース・エミッタ接合部の表面領域
は、十分な厚さ（例えば、５０００人以上）を有する前
記フィールド酸化膜ｌ７で覆われており、２２はｎ゜型
埋め込みコレクタ層ｌ４に接続されたｎ゜型ジンクコレ
クタ層である。また、２３ａ，２３ｂは、それぞれ前記
ＣＭＯＳ　トランジスタ４０側のｎ−型エピタキシャル
層１３内に形成されたｎチャネルＭＯＳＦＥＴ４０ａの
ソース，ドレイン層、さらに２４．２５はそのｎチャネ
ルＭＯＳＦＥＴ　４　０　ａのゲート酸化膜及びゲート
電極である。また、２６ａ，２６ｂは、それぞれ前記Ｃ
ＭＯＳ　トランジスタ４０側のｎ一型エピタキシャル層
１３内に形成されたｐチャネルＭＯＳＦＥＴ４　０　ｂ
のソース，ドレイン層、さらに２７，２８はそのｐチャ
ンネルＭＯＳＦＥＴ　４　０　ｂのゲート酸化膜、ゲー
ト電極である。さらに、２９はこれらの各部を覆うＰＳ
Ｇ膜などの眉間絶縁膜、３０は上記層間絶縁膜２９に穿
設されたコンタクトホールを介して上記ソース層２３ａ
，２６ａ及び上記ドレイン層２３ｂ，２６ｂに接続され
たアルミ等からなる配線である。尚、上記ゲート電極２
５，２８は、，シリコン酸化膜１１５を介して、上記層
間絶縁膜２９に覆われている。

また、上記側ＯＳトランジスタｌＯのＰウェル１８の表
面側の両端には、チャネルストツパ（ガードリング）用
のｐ型層２０１，２０２が、またｎウェル１９の表面側
の両端にはチャネルストツパ（ガードリング）用のｎ型
層２１１，２１２が形成されている。

このように、本実施例のＢｉ−ＣＭＯＳ　ＩＣは、ＣＭ
ＯＳトランジスタ４０のｎチャンネルＭＯＳＦＥＴ４　
０　ａが形成されているＰウェルｌ８は、その側面の周
囲をｎ一型エピタキシャル層１３に囲まれ、さらにその
底面をｎ゛型埋込み層１５により囲まれている。したが
って、Ｐウェルｌ８と、ｐ一型シリコン基板１１並びに
アイソレーション用のｐ＋型層１６とを、別電位にする
ことが可能となる。したがって、Ｐウェルｌ８をＯＶ（
ゼロ電位）に保ちつつ、アイソレーション用ｐ　”　型
Ｎ　１　６　及ヒｐ型シリコン基板１１を負電源に接続
することが可能となる。

このため、例えば、上記構成のＢｉ−ＣＭＯＳ　ＩＣに
おいて、バイポーラｎρｎ　トランジスタ１０を、第４
図（ａ）の回路図に示すようにＳＩＴ　　（静電誘導ト
ランジスタ）５０を駆動するドライバＩＣ６０のバイポ
ーラｎｐｎトランジスタ６ｌとして用いることが可能と
なる。すなわち、前記第４図（ロ）の模式図に示すよう
に、アイソレーション用のｐ・型層１６及びｐ一型シリ
コン基板１を負電源ｖｉｔに接続させ、さらに、その負
電源Ｖｔｔをバイポーラｎｐｎ　トランジスタ６ｌのｎ
＋型エミッタ層２ｌに接続させる。

また、上記バイポーラｎｐｎ　トランジスタ６ｌのｎ゛
型ジンクコレクタ層２１をパワー素子５０のゲート端子
Ｇに接続させる。このような構成とすることにより、ア
イソレーションｐ゛型層１６及びｐ−型シリコン基板１
１を！Ｃ内での最低電位に固定させながら、パワー素子
５０のスイッチングをオフにする場合、上記バイポーラ
ｎρｎトランジスタ６１をオンにさせ、パワー素子５０
のゲート電流を、負電源Ｖｔｔに接続されたｎ“型エミ
ッタ層２１を介して急速に引き抜くことが可能となる。

すなわち、パワー素子５０の高速スイッチングが可能と
なる。

また、第５図に模式的に示すように、アイソレーション
ｐ゛型層ｌ６及びｐ”型シリコン基板１１をゼロ電位に
保ちつつ、任意のｎチャンネル肋ＳＦＥＴが形成された
Ｐウェル１８にバックゲートバイアス用の負電源ＶＩＧ
を印加して、任意のｎチャンネルＭＯＳＦＥＴのｎ゛型
ソース２３ａ、ドレイン２３ｂとｐ一型シリコン基板と
のＰＮ接合容量を小さくして、高速化を計ったり、閾値
電圧やドレイン電流の制御を行ったりすることが可能と
なる．次に、上記第１図に示すＢｉ−ＣＭＯＳ　ＩＣの
製造方法を説明する。

第２図（ａ）乃至第２図（ｎ）は上記製造方法を製造工
程順に示したものである． まず、第２図（ａ）に示すように、ｐ一型シリコン基板
１１上に、．熱酸化を行い酸化膜１０１を形成した後、
フォトリソグラフィ法により上記酸化膜１０１に対して
コレクタ形成用のパターニングを行う．続けて、熱酸化
を行い約５００人のバッファ酸化膜１０３を形成する。

次に約１〜ＩＯＸＩＯ’Ｃａｌ　−　２の不純物濃度の
Ａｓイオンを約百数＋ｋｅＶで加達させるイオン注入法
により、ｐ一型シリコン碁板１１内に、バイポーラｎｐ
ｎ　トランジスタｌＯ及びＣＭＯＳ　トランジスタ４０
用のｎ゛型注入層１４ａ，１５ａを形成する。

続いて、第２図伽）に示すように、１０００゜Ｃ以上で
上記ｎ゛型注入層１４ａ．１５ａをドライブインさせ、
ｎ゛型埋め込みコレクタ層ｌ４、ｎ゛型埋め込み層１５
を形成する。さらに、上記ｎ゛型埋め込みコレクタ層１
４及びｎ゛型埋め込み層１５が形成されたｐ一型シリコ
ン基板１１上に、エピタキシャル成長法により、約５〜
２　０　Ｘ　１　０　１４Ｃｌ−”の不純物濃度のｎ一
型エピタキシャル層１０２を十数μＩの厚さに形成する
。続けて、熱酸化を行い約１．０μｍの膜厚のアイソレ
ーション用の酸化膜１０３を形成する．さらに続けて、
フォトリソグラフィ法により、上記酸化膜１０３の一部
をエッチングした後、その酸化膜１０３をマスクとして
Ｂ（ボロン）をｎ一型エピタキシャル層１０２内の一部
にデポジションしてｐ゛型層１６ａを選択形成する。

次に、第２図（Ｃ）に示すように熱酸化を行い、約５０
０人の膜厚のバッファ酸化膜１０４を形成し、次にその
バッファ酸化膜１０４にフォトレジスト１０５を塗布し
た後、リソグラフィ法によりＰウェル形成用のパターニ
ングを行い、上記フォトレジスト１０５をマスクとして
、バッファ酸化膜１４０を介しＢ（ボロン）をイオン注
入して、ｎチャンネルＭＯＳＦＥＴ　４　０　ａ用のｐ
型注入層１８ａを形成する。

続いて、第２図（ｄ）に示すように、上記フォトレジス
ト１０５を除去した後、再びフォトリングラフィ法によ
りフォトレジスト１０６をバターニングし、そのフォト
レジスト１０６をマスクとしてＰ（リン）をイオン注入
し、ＣＭＯＳ　トランジスタ４０のｐチャネルＭＯＳＦ
ＥＴ４　０　ｂ用のｎ型注入層１９ａを形成する。

次に、第２図（ｅ）に示すように、上記フォトレジスト
１０６を除去した後、上記ｐ゛型層１６ａ、ｐ型注入層
１８ａ及びｎ型注入層１９ａを約１１００〜１２００℃
でドライブインさせる。そして、次に熱酸化により、上
記ｐ゛型層１６ａ，ｐ型注入層ｌ８ａ及びｎ型注入層１
９ａが形成されているｎ型エピタキシャル層１０２上に
、約１μ膳の膜厚の酸化膜１０７を形成し、さらに続け
て、フォトリソグラフィ法により上記酸化膜１０７の一
部をエッチングした後、その酸化膜１０７をマスクとし
てＰｏＣｌ３を拡散源としたデポジションを行いバイポ
ーラｎｐｎ　　トランジスタ１０側にｎ゛型注入層２２
ａを選択形成する。

さらに、第２図げ）に示すように、上記ｎ゛型注入層２
２ａをドライブインさせ、上記ｎ゛型注入層２２ａを前
記ｎ゛型埋め込みコレクタ層１４に接続させてｎ゛型ジ
ンクコレクタ層２２を形成すると共に、ｐ型注入層１８
ａ及びｎ型注入層１９ａも同時にドライブインさせて、
共にｎ゛型埋め込み層ｌ５に接続するＰウェル１８、Ｎ
ウェルｌ９を形成する。さらに、ｐ゛型層１６ａも同時
にドライブインさせて、そのｐ゛型層１　６　ａヲｐ−
型シリコン基板１１に接続させアイソレーションｐ゛型
層ｌ６を形成する。このことにより、上記アイソレーシ
ョンｐ゛型層１６により互いに電気的に絶縁されたｎ一
型エピタキシャル層１２、１３が形成される。続いて上
記酸化膜１０７、を除去した後、熱酸化により、約５０
０人の膜厚のバッファ酸化膜ｌＯ８を形成する。次にパ
ッファ酸化膜１０８上にフォトレジスト１０９を塗布し
た後、露光、現像によりパターニングを行い、さらにそ
のパターニング後のフォトレジスト１０９をポストベー
クする。続いて、上記フォトレジストｌＯ９をマスクと
して上記バッファ酸化膜１０８を介してＢ（ボロン）の
イオン注入を行いバイポーラｎｐｎ　　トランジスタ１
０側にｐ型注入層２０ａを、ＣＭＯＳ　トランジスタ４
０のＰウェルｌ８の表面側両端にｐ型注入層２０ｂ、２
０ｃを選択形成する。

次に、第２図（６）に示すように上記フォトレジスト１
０９を除去した後、上記ｐ型注入層２０ａ、２０ｂ及び
２０ｃを約１０００　〜１１００゜Ｃでドライブインさ
せて、バイポーラｎρｎ　トランジスタｌＯのｐ型ベー
ス層２０を形成すると共に、ＣＭＯＳ　ｌ−ランジスタ
４０のＰウェルｌ８の表面側の両端にチャネルストツパ
（ガードリング）用のｐ型層２０１、２０２を形成する
。さらに続いて、フォトリソグラフィ法によりフォトレ
ジスト１１０をパターニングした後、ポストベークを行
い、そのフォトレジスト１１０をマスクとしてＰ（リン
）のイオン注入を行い、バイポーラｎｐｎ　　トランジ
スタ１０のｐ型ベース層２０内にｎ゛型エミッタ層２１
を、ＣＭＯＳ　トランジスタ４０のｎウェル１９の表面
側の両端にｎ゛型層２ｌｂ、２１ｃを選択形成する。

次に、第２図（ロ）に示すように、上記ｎ゛型注入層２
１ａ、２ｌｂ、及び２１ｃを約１０００〜１１００℃で
ドライブインさせ、バイポーラｎｐｎ　　トランジスタ
１０のｐ型ベース層の一部にｎ゛型エミッタ層２ｌを、
ＣＭＯＳ　トランジスタ４０のＮウェル１９の表面側の
両端にチャネルストツパ（ガートリング）用のｎ１型層
２１Ｌ２１２を形成する。続いて、上記フォトレジスト
１０８及び上記バッファ酸化膜１０８を全面除去した後
、熱酸化により、表面に数百人の膜厚のパッド酸化膜１
１１を形成する。

続いて、上記パッド酸化膜１１．１上に窒化膜（Ｓｉ．
Ｎ．：を約１４００人の膜厚にデポジションさせた後、
フォトリソグラフィ法によりフィールド酸化膜形成用の
マスクとなる窒化膜１１２をパターン形成する。

このように、第２図げ）及び第２図（６）に示す製造工
程により、バイポーラｎｐｎ　　トランジスタｌＯのｐ
型ベース層２０とＣＭＯＳ　トランジスタ４０のＰウェ
ル１８内に形成されるチャネルストツバ用のｐ型層２０
１．２０２は、同一のマスクを用いて同一工程で同時に
形成される。また、第２図（→及び第２図（ハ）に示す
製造工程により、バイポーラｎｐｎトランジスタ１０の
ｎ０型エミツタ層２１と、側ＯＳトランジスタ４０のＮ
ウェルｌ９内のチャネルストツパ用のｎ３型層２１１．
２１２も、同一マスクを用いて同一工程で同時に形成さ
れる。したがって、バイポーラｎｐｎ　トランジスタｌ
Ｏのｐ型ベース層２０とｎ゛型エミツタ層２１とを、そ
れぞれＣＭＯＳ　トランジスタ４０のｐチャンネルＭＯ
ＳＦＥＴ４０ａのｎ゜型ソース層２３ａ／ドレイン層２
３ｂ，ｎチャンネルＭＯＳＦＥＴ　４　０　ｂのｐ９型
ソース層２３ａ／ドレイン層２３ｂと、全く独立に形成
して、バイポーラｎｐｎトランジスタｌＯの耐圧を確保
しつつ、ＣＭＯＳ　トランジスタ４ｏを微細化すること
が、従来よりも製造工程数を増加することなく可能とな
る。

続いて、第２図（量）に示すように窒化膜１１２をマス
クにして数１０００〜ｌ１００゜Ｃでの熱酸化（ＬＯＣ
ＯＳ法）を行いバイポーラｎｐｎ　　トランジスタ１０
のｐ型べ−ス層２０とｎ゛型エミッタ層２ｌとの接合部
（ベース・エミッタ接合部）の表面領域上、コレクタの
一部となるｎ一型エピタキシャル層１２とｐ型ベース層
２１との接合部（ベース・コレクタ接合部）の表面領域
上等に複数のフィールド酸化膜１７を選択形成し、さら
にその後上記マスクに用いた窒化膜１１２を除去する。

このように、第２図（ｉ）に示す各フィールド酸化［１
７の選択形成は、上述した第２図（ハ）に示すバイポー
ラｎｐｎ　　トランジスタｌＯの上記ベース・コレクタ
接合、及び上記ベース・エミッタ接合が形成された後に
行われるために、ここでは、これらのベース・コレクタ
の接合部、及びベース・エミッタの接合部のそれぞれの
表面領域上を、このフィールド酸化膜ｌ７で十分な厚さ
に覆うことができる。前述した従来の製造方法において
は、ＬＯＣＯＳ法によってフィールド酸化膜を形成した
後、このフィールド酸化膜をマスクに用いて、各ベース
・コレクタ接合、およびベース・エミッタ接合を形成し
ているために、どうしても、これらの接合部の表面領域
上が、膜厚の非常に薄い各フィールド酸化膜のバーズビ
ークの部分のみに覆われるため耐圧劣化が生じていたが
、本発明では、上記各接合部の表面領域上を十分な厚さ
を有するフィールド酸化膜１７で覆うことができるため
に、上記従来の欠点を解消できる。

さらに続いて、第２図（ｊ）に示すように、約９００〜
１０００゜Ｃでの熱酸化によりＣＭＯＳ　ｌ−ランジス
タ４０のｎチャネル．ｐチャネル各ＭＯＳＦＥＴのゲー
ト酸化膜２４．２７及びその他の酸化膜１１２を形成し
た後、フォトリングラフィ法により、フォトレジスト１
１３をパターニングし、次にそのフォトレジスト１１３
をマスクとして、Ｂ（ボロン）のイオン注入を行い、Ｃ
ＭＯＳトランジスタ４０のＮウェルｌ９の表面近傍に、
ｎチャネルルＭＯＳＦＥＴの閾値電圧を制御するための
ｐチャネルコントロール領域１１４を形成する。

続いて、第２図（財）に示すように上記フォトレジス｝
１１３を除去した後、上記ゲート酸化膜２４、２７及び
複数のフィールド酸化膜１７が形成されている表面全体
にポリシリコン（Ｐｏ　１　ｙ−Ｓｉ）を約数千人の厚
さにデポジションした後、上記ポリシリコンをフォトリ
ソグラフィ法によりエッチングしてＣＭＯＳ　トランジ
スタ４０のｎチャネル、及びｐチャネルの各ＭＯＳＦＥ
Ｔ４　０　ａ　，　　４　０　ｂのＰｏ１ｙ−Ｓｉゲー
ト２５、２８を選択形成する。

続いて、Ｐｏｆｙ−Ｓｉゲー｝２５．２８で覆われてい
ない酸化膜を除去した後、上記Ｐｏ　ｊ！　ｙ−Ｓｉゲ
ートＳｉ２５、２８を覆う酸化シリコン等から成る数百
人の膜厚の層間絶縁膜１１５を選択形成する。

次に、第２図（４２）に示すようにフォトリソグラフィ
法によりＣＭＯＳ　トランジスタ４０のｎ゛型ソース、
ドレインを形成するためのマスクとなるフォトレジスト
１１６をパターニングする。そして、上記フォトレジス
ト１１６をマスクとして、Ｐ（リン）をイオン注入して
、ＣＭＯＳ　トランジスタ４０のｎチャネルＭＯｓＦＥ
Ｔ　４　０　ａのｎ２型ソース、ドレイン層２３ａ，２
３ｂを選択形成する。

次に、第２図（ホ）に示すように、上記フォトレジスト
１１６を除去した後、再びフォトリソグラフィを行い、
ＣＯＭＳ　トランジスタ４０のｐチャネルＭＯ５ＦＥＴ
’４　０　ａのソース、ドレイン形成用のマスクとなる
フォトレジスト１１７をパターン形成し、続いて上記フ
ォトレジスト１１７をマスクとしてＢ（ボロン）のイオ
ン注入を行い、ＣＤＭＳ　トランジスタ４０のｐチャネ
ルＭＯＳＦＥＴ４　０　ｂのｐ′″型ソース、ドレイン
層２６ａ，２６ｂを選択形成する。

次に、第２図（ｎ）に示すように、上記フォトレジスト
１１７を除去した後、表面全体を覆ってＰＳＧ２９を約
８０００人の膜厚にデポジションした後、Ｎ２雰囲気中
で約９００〜１０００℃でのアニール処理を行い、さら
に続けてフォトリソグラフィ法により上記ＰＳＧ２９を
選択的にエッチングして、パイボ−ラｎｐｎ　　トラン
ジスタ１０のｎゝ型コレクタ層２２、ｐ゛型ベース層２
０、及びｎ゛型エミッタ層２１、さらにＣＭＯＳ　トラ
ンジスタ４０のｎチャネルＭＯＳＦＥＴ４０ａのｎ４型
ソース、ドレイン２３ａ．２３ｂ，及びｐチャネルＭＯ
ＳＦＥＴ４　０　ｂのｐ゛型ソース、ドレイン２６ａ，
２６ｂに配線を接続するためにコンタクトホール３０ａ
を形成する。

そして、最後に、第１図に示されているように、スパッ
タ法により、Ａｌｌ！−Ｓｉを、表面全体に約数μｍの
膜厚に形成した後、フォトリソグラフィ法によりＡｉ！
−Ｓｉから成る配線３０を形成する。そして、図示して
はいないが、続いて表面保護膜としてのＰＳＧ等から成
るパシベーション膜を表面全体を覆って形成する。

しかして、上述のようにして形成された本実施例による
Ｂｉ−ＣＭＯＳ　ＩＣに対し、従来と同様の性能試験を
行ったところ、従来のＢｉ−ＣＭＯＳ　ＩＣの場合、特
に、高温逆バイアス試験などで、耐圧の低下、及びリー
ク電流の増加を生じ、かつ長時間に亘る動作が行われた
場合、特性劣化の問題が生じていたが、本実施例におい
ては上記各問題点に十分な改善がみられ、長時間動作さ
せても安定した特性を維持することができた。

その実験結果を第３図に示す。

同図のグラフには、高温逆バイアス試験（試験温度＝１
２５゜Ｃ，試験時間＝１０００時間．バイアス電圧・定
格電圧）を行ったときの、フィールド酸化膜１７（７）
ｌｌ［に対するベース・コレクタ間耐圧及びベース・コ
レクタ間リーク電流の結果を示している。

ここで、 ■ｏ：　　初期ベース・コレクタ間耐圧Ｖ　：　試験後
ベース・コレクタ間耐圧１，ｏ：　　初期ベース・コレ
クタ間リーク電流■Ｌ＝　　試験後ヘース・コレクタ間
リーク電流となっている。

同図に示すように、フィールド酸化膜１７を約５０００
人以上とすることにより、長時間使用を行ってもベース
・コレクタ間の耐圧の劣化及びベース・コレクタ間のリ
ーク電流の増大はほとんど生じないことが実験により確
認された。

尚、通常の使用時においてはｐ型ヘース層２０とｎ゛型
エミッタ層２１内に加えられる逆バイアス電圧は、せい
ぜい５■〜１０■程度であり、この逆バイアス電圧はｐ
型ベース２０とｎ一型エピタキシャル層２ｌ内に加わる
逆バイアス電圧（例えば、３０Ｖ，５０Ｖ等）に比べて
低いことから、必ずしもその接合部の表面領域上をフィ
ールド酸化膜によって覆わなくてもよい。

また、上記実施例は、ｎｐｎ型のハイポーラトランジス
タとＣＭＯＳ　Ｉ−ランジスタから成るＢｉ−ＣＭＯＳ
　ＩＣであるが、本発明はｐｎｐ型のパイボーラトラン
シスタと側ＯＳトランジスタから成るＢｉ−ＣＭＯＳ　
ＩＣにも、容易に適用することができる。

〔発明の効果〕

上述したように、請求項ｌ乃至４記載の半導体装置によ
れば、同一の半導体基板上にパイボーラ素子とＣＭＯＳ
素子とを形成する半導体装置（Ｂｉ−ＣＭＯＳ型半導体
装置）において、フィールド酸化膜を、ベース・コレク
タ接合部の表面領域上、又はへ一ス・コレクタ接合部の
表面領域上及びベース・エミッタ接合部の表面領域上に
配設するようにしたので、フィールド酸化膜をＬＯＣＯ
Ｓ法によって形成した場合でも、各接合部の表面領域上
が十分な厚さを有するフィールド酸化膜によって覆われ
るように製造することができ、ヘース・コレクタ間の耐
圧、又はベース・コレクタ間の耐圧及びベース・エミッ
タ間の耐圧を高耐圧とすることが可能となると共に、上
記各接合でのリーク電流を低減することが可能となるな
ど素子特性を向上させることができる。さらに、上記フ
ィールド酸化膜の膜厚を５０００人以上とすることによ
り、長時間使用しても安定した上記各種素子特性を維持
できるパワーＩＣに好適なＢｉ−ＣＭＯＳ型半導体装置
を製造することができる。

そして、上記Ｂｉ−ＣＭＯＳ型半導体装置は、請求項４
．５記載の製造方法により製造できる。

また、請求項６．７記載の半導体装置は、半導体基板と
同一導電型のウェルが、一生面を除く周囲を逆導電型の
半導体層により囲まれた構造となっているので、上記ウ
ェルをゼロ電位に保ったまま、上記半導体基板を任意の
正．負の電位に設定できるので、パワー素子の駆動用Ｉ
Ｃに用いた場合、バイポーラ型，　ＣＭＯＳ型，又は静
電誘導型の各種トランジスタのスイッチング時のオフ時
間を高速にしたり、ＣＭＯＳ素子のアイソレーション及
び基板をゼロ電位に保ちつつ、任意のウェルにバッグゲ
ートバイアスを印加させて、そのウェル内のＭＯＳＦＥ
Ｔのソース，ドレインと基板とのＰＮ接合容量を小さく
して、高速化を計ったり、闇値電圧やドレイン電流の制
御をできる等、用途に冨むという利点を有する。

また、上記Ｂｉ−ＣＭＯＳ型半導体装置は、請求項８．
９記載の製造方法により製造することができる。

そして、請求項９記載の製造方法によれば、パイボーラ
素子のベース，エミッタと．　ＣＭＯＳ素子の各ＭＯＳ
　　トランジスタのソース，ドレインを従来よりも製造
工程を増加することなく、それぞれ別工程で製造できる
ので、工程数を増加させることなくバイポーラ素子の高
耐圧化とＣＭＯＳ素子の微細化が同時に可能となり、高
性能のＢｉ−ＣＭＯＳ型半導体装置を製造することがで
きる。

【図面の簡単な説明】

第１図は本発明に係る一実施例のＢｉ−ＣＭＯＳ　ＩＣ
の構成を模式的に示す断面構成図、 第２図（ａ）乃至第２図（ｎ）は本発明に係るＢｉ−Ｃ
ＭＯＳＩＣの製造方法を説明する製造工程図、第３図は
上記一実施例のＢｉ−ＣＭＯＳ　ＩＣのフィールド酸化
膜の厚さと素子耐圧及びリーク電流との関係を示す図、 第４図（ａ）は上記実施例をパワー素子の駆動ＩＣに適
用した例の回路図、 第４図ら）は上記回路を実現したＩＣの断面構成図、第
５図は上記実施例の他の応用例を示す模式図、第６図は
従来のＢｉ−ＣＭＯＳ　ＩＣにおけるバイポーラ素子部
の構成を示す拡大断面図である。 第７図は従来のＢｉ−ＣＭＯＳ　ＩＣの一例を示す図、
第８図は従来のＢｉ−ＣＭＯＳ　ＩＣの他の例を示す図
である。 １０ａ・・・・バイポーラｎｐｎ　トランジスタ、１０
ｂ １１　　・ ｌ　２、 １　４　・ １５　・ １　６　・ １　７　・ １　８　・ ｌ９　・ ２０　・ ２２・・ ２３ａ， ２４ ２５　・ ２３ ・ＣＳＯＭ　ｌ−ランジスタ、 ・ｐ一型シリコン基板、 ・ｎ一型エピタキシャル層、 ・ｎ゛型埋め込みコレクタ層、 ・ｎ゛型埋め込み層、 ・アイソレーションＰ９型層、 ・フィールド酸化膜、 ・ｎチャネルＭＯＳＦＥＴ用のＰウェル、・ｐチャネル
ＭＯＳＦＥＴ用のＮウェル、・バイポーラｎｐｎ　　ト
ランジスタのｐ型ベース層、 ・バイポーラｎｐｎ　トランジスタ ｎ゛型エミッタ層、 ・パイボーラｎρｎ　トランジスタ ｎ＋型ジンクコレクタ層、 ｂ・・・ｎチャネルＭＯＳＦＥＴの ソース、ドレイン層、 ’ｎチャネルＭＯＳＦＥＴ　（７） ゲート酸化膜、 ・ｎチャネルＭＯＳＦＥＴのゲート電極、２６ａ、２６
ｂ・・・ｐチャネルＭＯＳＦＥＴのソース、ドレイン層
、 ２７・・・・・ｐチャネルＭＯＳＦＥＴのゲート酸化膜
、 ２８・・・・・ｐチャネルＭＯＳＦＥＴのゲート電極、
２９・・・・・層間絶縁膜、 ３０・・・・・配線．

Claims (1)

1. 【特許請求の範囲】 １）同一の半導体基板上にバイポーラ素子とＣＭＯＳ素
   子とが形成される半導体装置において、前記バイポーラ
   素子のベース・コレクタ接合部の表面領域にフィールド
   酸化膜が配設されていることを特徴とする半導体装置。 ２）前記バイポーラ素子のベース・エミッタ接合部の表
   面領域上に第２のフィールド酸化膜が配設されているこ
   とを特徴とする請求項１記載の半導体装置。 ３）前記フィールド酸化膜の膜厚は５０００Å以上であ
   ることを特徴とする請求項１または２記載の半導体装置
   。 ４）同一の半導体基板上にバイポーラ素子とＣＭＯＳ素
   子とが形成される半導体装置の製造方法において、前記
   バイポーラ素子のベース・コレクタ接合を形成した後、
   そのベース・コレクタ接合部の表面領域上にフィールド
   酸化膜を形成させるようにしたことを特徴とする半導体
   装置の製造方法。 ５）前記バイポーラ素子のベース・エミッタ接合を形成
   した後、そのベース・エミッタ接合部の表面領域上にフ
   ィールド酸化膜を形成させるようにしたことを特徴とす
   る請求項４記載の半導体装置の製造方法。 ６）第１導電型の同一の半導体基板上に、バイポーラ素
   子とＣＭＯＳ素子とが形成され、そのＣＭＯＳ素子の第
   ２導電型チャネルのＭＯＳトランジスタと第１導電型チ
   ャネルのＭＯＳトランジスタは、それぞれ、前記第１導
   電型の半導体基板上に形成された第１導電型のウェル及
   び第２導電型のウェル内に形成されている半導体装置に
   おいて、 前記第１導電型のウェルは、一主面を除くその周囲を、
   前記第１導電型の半導体基板上に形成された第２導電型
   の半導体層に囲まれていることを特徴とする半導体装置
   。 ７）前記第２導電型の半導体層は、前記第１導電型の半
   導体基板内に熱拡散もしくはイオン注入後ドライブイン
   することにより形成された第２導電型の第１の半導体層
   とエピタシャル成長により形成された第２導電型の第２
   の半導体層とから成り、前記第１導電型のウェルは、上
   記第２の半導体層上に形成され、その側面を前記第１の
   半導体層により囲まれていることを特徴とする請求項６
   記載の半導体装置。 ８）同一の第１導電型の半導体基板上に、バイポーラ素
   子とＣＭＯＳ素子とが形成されている半導体装置の製造
   方法において、 前記第１導電型の半導体基板上に、前記第２導電型の第
   １の埋込み層と前記第２導電型の第２の埋込み層を分離
   して形成する第１の工程と、前記第１及び第２の埋込み
   層が形成されている前記半導体基板上に、エピタキシャ
   ル成長によりより前記第２導電型のエピタキシャル層を
   形成する工程と、 該エピタキシャル層内の前記第２の埋込み層の上面に前
   記第１導電型のウェル及び前記第２導電型のウェルを形
   成すると共に、同じく前記エピタキシャル層内に前記バ
   イポーラ素子と前記ＣＭＯＳ素子とを電気的に分離する
   ための前記第１導電型のアイソレーション領域及び前記
   第１の埋込み層に接続する前記バイポーラ素子のコレク
   タの一部となる第２導電型のジンクコレクタ層を形成す
   る第２の工程と、 を有することを特徴とする半導体装置の製造方法。 ９）前記第２の工程の後に、 前記バイポーラ素子の前記第１導電型のベースと、前記
   第１導電型のウェル内に前記ＣＭＯＳ素子の第２導電型
   チャネルのＭＯＳトランジスタ用の前記第１導電型のチ
   ャネルストッパとを同時に形成する第３の工程と、 前記バイポーラ素子の第２導電型のエミッタと、前記第
   ２導電型のウェル内に前記ＣＭＯＳ素子の第１導電型チ
   ャネルのＭＯＳトランジスタ用の前記第２導電型のチャ
   ネルストッパとを同時に形成する第４の工程と、 を有することを特徴とする請求項８記載の半導体装置の
   製造方法。