JP2010109379A - Ｃｍｏｓデバイスの製造方法 - Google Patents

Abstract

【課題】 ＣＭＯＳデバイスのプロセスで、副産物的に作成できる縦型ＰＮＰトランジスタ等のバイポーラトランジスタに有効利用する。
【解決手段】 Ｎ―ＭＯＳトランジスタは、Ｐ型ウエル３２−１にドレイン領域３７、ソース領域３８、及びチャネルストッパー３９として形成される。Ｐ−ＭＯＳトランジスタは、半導体基板３１−１の表面に、ドレイン領域４０、ソース領域４１、及びチャネルストッパー４２として形成される。チャネルストッパー４２と同時に、すなわち同じ工程で、ｐ型ウェル３２−２にはバイポーラトランジスタを形成するベース領域４３が形成される。また、Ｐ−ＭＯＳトランジスタのドレイン／ソース領域４０，４１と同時に、バイポーラトランジスタのエミッタ領域４９及びコレクタ領域の電極取り出し部４８が形成される。
【選択図】 図４

Description

本発明は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ、及びバイポーラトランジスタを同一半導体基板に形成した相補型（Ｃ）ＭＯＳデバイス、及びその製造方法に関する。また、ＣＭＯＳプロセスで、副産物的に作成できるバイポーラトランジスタを有効に利用するものである。

従来のＣＭＯＳプロセスにおいて、寄生的に形成できる（そのための専用工程を付加せずに）バイポーラトランジスタは、ＭＯＳトランジスタのソース（Ｓ）／ドレイン（Ｄ）を用いた横型ｎｐｎもしくはｐｎｐトランジスタと、Ｓ／Ｄ-ｗｅｌｌ-基板構造を利用した縦型ｎｐｎ（ｎ型基板ｐｗｅｌｌの場合）かｐｎｐ（ｐ型基板ｎｗｅｌｌの場合）であった。

図８にはＰチャネルのＭＯＳトランジスタ（以下、Ｐ-ＭＯＳと呼ぶ）と、ＮチャネルのＭＯＳトランジスタ（以下、Ｎ-ＭＯＳと呼ぶ）からなるＣＭＯＳデバイスと、このＣＭＯＳデバイスを作製するときに寄生的に形成できるバイポーラトランジスタの一種である縦型ＰＮＰトランジスタの素子構造を示す。ここでは、説明の簡略化のために、同一であるシリコン（Ｓｉ）半導体基板を符号１−１と符号１−２で示す二つの部分に分けている。また、ｎ型のウェル（ｗｅｌｌ）も符号２−１と符号２−２で示す二つの部分に分けている。

使用されるシリコン（Ｓｉ）半導体基板１−１及び１−２はｐ型であり、その表面にはｎ型のウェル（ｗｅｌｌ）２−１及び２−２が深く形成される。ｎ型ウェル２−１の表面にはＰ−ＭＯＳ３のソース／ドレインとなるｐ＋型領域５，６が浅く形成され、半導体基板１−１の表面にはＮ−ＭＯＳ４のソース／ドレインとなるｎ＋型領域７，８が浅く形成される。更に、Ｐ−ＭＯＳ３とＮ−ＭＯＳ４の間を分離するために、ｎ型ウェル２−１の表面にはｎ型のチャネルストッパー９がＰＭＯＳ３寄りに、また半導体基板１−１の表面にはｐ型のチャネルストッパー１０がＮ−ＭＯＳ４寄りに形成される。

このとき、ｎ型ウェル２−２の表面には縦型ＰＮＰトランジスタ１８のエミッタＥとなるｐ＋型領域１９と、ベースＢを形成するｎ型ウエル２−２の電極取り出し部となるｎ＋型領域２０が浅く形成され、半導体基板１−２の表面には上記縦型ＰＮＰトランジスタのコレクタＣの電極取り出し部となるｐ＋型領域２１が浅く形成される。ここで、ｐ＋型領域１９、及びｐ＋型領域２１は、Ｐ−ＭＯＳ３のソース／ドレイン領域５，６と同じ工程で形成され、またｎ＋型領域２０はＮ−ＭＯＳ４のソース／ドレイン領域７，８と同じ工程で形成される。

上述した内部構造を有する半導体基板１−１及び１−２の表面は、素子領域間が厚いフィールド酸化膜（ＳｉＯ2）１１で分離されており、このフィールド酸化膜１１はＬＯＣＯＳ（Local Oxidation of Silicon）により形成される。Ｐ-ＭＯＳ３及びＮ-ＭＯＳ４側の酸化膜（ＳｉＯ2）の薄い部分は、ゲート酸化膜１２であり、このゲート酸化膜１２の上には、ゲート電極となる多結晶シリコン層１３が形成され、このゲート酸化膜１２の下の斜線部で示される部分はチャネル領域１Ａ，２Ａを構成している。デバイス全体の表面には絶縁膜として、例えばＢＰＳＧ（ボロ・フォスフォ・シリケート・グラス）膜１４が積層されている。このＢＰＳＧ膜１４のＰ-ＭＯＳ３及びＮ-ＭＯＳ４側には、Ａｌ（ア
ルミニウム）等の電極１５Ａ，１５Ｂ，１５Ｃ及び電極１６Ａ，１６Ｂ，１６Ｃが積層されている。電極１５Ａ，１５Ｂ，１５Ｃ及び電極１６Ａ，１６Ｂ，１６Ｃは、ＢＰＳＧ膜１４とその下の酸化膜の一部に窓開けされたコンタクト窓を介して、ソース／ドレイン領域５，６，７，８及び多結晶シリコン層１３に接続されている。また、上記縦型ＰＮＰトランジスタ側にも、Ａｌ等の電極１７Ａ，１７Ｂ，１７Ｃが積層されている。電極１７Ａ，１７Ｂ，１７Ｃは、ＢＰＳＧ膜１４とその下の酸化膜の一部に窓開けされたコンタクト窓を介してエミッタ領域、ベース領域、コレクタ領域に接続されている。

ところで、上記縦型ＰＮＰトランジスタのバイポーラトランジスタの素子領域においては、ｎ型ウェル２−２がベース領域となるためベース幅が大となり大きな電流増幅率ｈFEが得られなかった。

本発明は、上記実情に鑑みてなされたものであり、ＣＭＯＳトランジスタに使用されるチャネルストッパー用の拡散層を、同じ半導体基板の別表面にバイポーラトランジスタを形成した際、このバイポーラトランジスタを構成する複数の領域の一部に使用して大きな電流増幅率ｈFEを持ったバイポーラトランジスタを含んだＣＭＯＳデバイスの製造方法の提供を目的とする。

本発明に係るＣＭＯＳデバイスの製造方法は、一導電型のシリコン単結晶から切り出され、その切り出し面が鏡面研磨されたウェーハを高温の酸化性ガス雰囲気にさらし、前記ウェーハの表面にシリコンの酸化膜を成長させる工程と、前記酸化膜上にレジストを使って第１のウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の前記第１のウェルを形成する工程と、前記第１のウェルに反対導電型の第１のチャネルストッパーを形成するためにイオンを注入する工程と、前記ウェーハに一導電型の第２のチャネルストッパーを形成するためにイオンを注入する工程と、前記ＣＭＯＳデバイスのアクティブエリアに窒化膜を形成する工程と、前記窒化膜をマスクとして利用して熱酸化し、フィールド酸化膜を形成するのと同時に前記第１のチャネルストッパーを形成するために注入されたイオンと、前記第２のチャネルストッパーを形成するために注入されたイオンとを拡散して、前記第１のチャネルストッパーと前記第２のチャネルストッパーとを形成する工程と、前記第１のチャネルストッパー及び前記第２のチャネルストッパーより内側にそれぞれゲート酸化膜及び該ゲート酸化膜上にゲート電極を形成する工程と、前記第１のチャネルストッパーより内側に一導電型のソース／ドレイン領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、前記第２のチャネルストッパーより内側に反対導電型のソース／ドレイン領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、前記第１のウェルの形成をするのと同じ工程で、バイポーラトランジスタのコレクタ領域となる反対導電型の第２のウェルを形成する工程と、前記第２のチャネルストッパーを形成するためにイオンを注入するのと同じ工程で、前記第２のウェルに一導電型のベース領域を形成するためにイオンを注入する工程と、前記フィールド酸化膜を形成するのと同時に、前記ベース領域を形成するために注入されたイオンを拡散して前記ベース領域を形成する工程と、前記第２のＭＯＳトランジスタの前記ソース／ドレイン領域の形成をするのと同じ工程で、前記ベース領域に反対導電型のエミッタ領域を形成する工程と、を有することを特徴とすることを特徴とする。

本発明によれば、ＣＭＯＳトランジスタで使用されるチャネルストッパー用の拡散層を、同じ半導体基板の別表面にバイポーラトランジスタを形成した際、上記バイポーラトランジスタを構成する複数の領域の一部として形成することにより、大きな電流増幅率ｈFEを有するバイポーラトランジスタを含んだＣＭＯＳデバイスを提供することができる。

本発明のＣＭＯＳデバイスの製造方法を説明するための第１の図である。 本発明のＣＭＯＳデバイスの製造方法を説明するための第２の図である。 本発明のＣＭＯＳデバイスの素子領域を説明するための図である。 本発明のＣＭＯＳデバイスのデバイスを示す図である。 本発明のＣＭＯＳデバイスの第１変形例を示す図である。 本発明のＣＭＯＳデバイスの第２の変形例を示す図である。 本発明のＣＭＯＳデバイスの第３の変形例を示す図である。 従来のＣＭＯＳデバイスを示す図である。

以下、本発明に係るＣＭＯＳデバイスの製造方法について図面を参照しながら説明する。

このＣＭＯＳデバイスの製造方法では、ｎ型シリコン単結晶をウェーハに切り出し、表面を鏡面研磨し、そのウェーハを高温の酸化性ガス雰囲気にさらし、シリコンの酸化膜を成長させた後、フォトレジストを使って酸化膜上にｐウエルの領域となるパターンを形成し、ｐウェル用不純物をドープし、熱拡散して、ｐウェルを形成（ｐウェル形成工程）してから、図１以下に示す各工程を経てＣＭＯＳデバイスを製造する。

特にこのＣＭＯＳデバイスの製造方法により製造されるＣＭＯＳデバイスは、ＮチャネルのＭＯＳトランジスタ（以下、Ｎ-ＭＯＳと呼ぶ）と、ＰチャネルのＭＯＳトランジスタ（以下、Ｐ-ＭＯＳと呼ぶ）からなるｐウェル型ＣＭＯＳデバイスであり、このＣＭＯＳデバイスを作製するときに寄生的に形成できるバイポーラトランジスタの一種である縦型ＰＮＰトランジスタを含んでいる。

この縦型ＰＮＰトランジスタのコレクタ領域（ｐ）は上記ｐウェル形成工程と同時に形成できる。

以下では説明の簡略化のために、同一であるシリコン（Ｓｉ）半導体基板を符号３１−１と符号３１−２で示す二つの部分に分けている。また、ｐ型のウェル（ｗｅｌｌ）も符号３２−１と符号３２−２で示す二つの部分に分けている。

先ず、図１（ａ）の如く、上記ｐ型ウェル３２−１及び３２−２、上記半導体基板３１−１及び３１−２上にパッド酸化膜３３を形成し、そのパッド酸化膜３３上にレジスト３４を塗布する。そしてｐ型ウェル３２−１にｐ型のチャネルストッパーを形成するため、また、ｐ型ウェル３２−２にｐ型のチャネルストッパーをそれぞれ形成するために、レジスト３４の開口から矢印で示す如く、パッド酸化膜３３を通してＢ（ボロン）イオンを注入する。

次いで、図１（ｂ）の如く、半導体基板３１−１の表面の必要箇所にｎ型のチャネルストッパー領域を形成するため、また、ｐ型ウェル３２−２にｎ型のベース領域を形成するために、レジスト３４の開口からパッド酸化膜３３を通してＰ（リン）イオンを注入する。

次いで、図１（ｃ）及び図１（ｄ）の如く、後述するソース／ドレイン領域、及びバイポーラトランジスタのコレクタ、エミッタ、ベースの電極取り出し部に窒化膜３５を形成し、この窒化膜３５をマスクとして利用して熱酸化し、フィールド酸化膜３６を形成する。同時に上記注入されたイオンＢ、Ｐを拡散して、ｐ型ウェル３２−１にｐ型のチャネルストッパー３９を、また、半導体基板３１−１の表面の必要な箇所に、ｎ型のチャネルストッパー４２を形成する。このとき、すなわち、チャネルストッパー４２が形成されるとき、ｐ型ウェル３２−２にはｎ型のベース領域（ｎ）４３が形成される。また、ｐ型ウェル３２−２にはチャネルストッパー４４も形成される。

次いで、図２（ａ）及び図２（ｂ）の如く、窒化膜３５及び酸化膜３３を除去し、ゲート酸化膜４５を形成した後、上面に導電性の多結晶シリコン層４６を形成する。次いで、図２（ｃ）及び図２（ｄ）の如く、多結晶シリコン層４６の不要部分を除去し、ゲート電極４７を形成する。

次いで、図３の如く、ｐ型ウェル３２−１にＮ−ＭＯＳを形成するために、酸化膜を通してイオン注入後、熱拡散してｎ＋型のドレイン領域３７、及びソース領域３８が形成され、同工程で、ｐ型ウェル３２−２にはベースのコンタクトの電極取り出し部（ｎ＋）５０が形成される。

また、半導体基板３１−１の表面にＰ−ＭＯＳを形成するために、酸化膜を通してイオン注入後、熱拡散してｐ＋型のドレイン領域４０、及びソース領域４１が形成され、同工程で、ｐ型ウェル３２−２にはコレクタの電極取り出し部（ｐ＋）４８、エミッタ領域（ｐ＋）４９が形成される。

ここでＮ−ＭＯＳのドレイン、ソースと同時に、半導体基板３１−２の表面には、ｓｕｂ電位取り領域のための電極取り出し部５１が形成される。

次いで、図４の如く、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、ＰＮＰトランジスタ上には絶縁膜５６が積層され、その後絶縁膜５６の上層にはＡｌ（アルミニウム）等の電極５２Ａ，５２Ｂ及び５２Ｃ、５３Ａ，５３Ｂ及び５３Ｃ、５４Ａ，５４Ｂ及び５４Ｃが積層される。上記電極は、絶縁膜５６とその下の酸化膜４５の一部に窓開けされたコンタクト窓を介して、ソース／ドレイン領域及び多結晶シリコン、さらにはコレクタ、エミッタ、ベース領域に接続される。また、ｓｕｂ電位取り領域のための電極取り出し部５１にも電極５５が形成される。以上の工程により、ＣＭＯＳデバイスが製造される。

上記ＣＭＯＳデバイスの製造方法では、チャネルストッパー形成のためのイオン注入工程（図１（ａ），図１（ｂ））をＬＯＣＯＳ用窒化膜３５の形成前に、すなわち図１（ｃ）よりも前に行っている。これにより、ベース領域４３が浅く形成され、ベース領域４３のベース幅を小にできて、バイポーラトランジスタにおいて大きな電流増幅率ｈFEが得られる。また、ベース領域４３は、ＭＯＳトランジスタのチャネルストッパー形成と同じ工程で形成でき、バイポーラトランジスタを専用の工程を付加することなく作製することができる。

なお、本発明のＣＭＯＳデバイス製造方法によれば、次の図５、図６及び図７に示す実施例は、チャネルストッパー（ｃ／ｓ）用の拡散層をバイポーラトランジスタのアクティブエリア（フィールド酸化膜が存在しない半導体基板表面エリア）内に有効活用した変形例である。いずれの変形例においても各バイポーラトランジスタ専用の工程を不要として作製することができる。

図５は縦型ｎｐｎトランジスタ６０を含んだＣＭＯＳデバイスの構造図を示す第一の変形例である。同図においては、上記図１〜図４に描かれたＣＭＯＳトランジスタの構造図及び工程図が同様に形成されるが、これらの図及び説明が省略されている。ＣＭＯＳトランジスタのチャネルストッパー形成と同じ工程で、エミッタ領域６３が形成されている。また、Ｎ―ＭＯＳのソース／ドレイン領域形成と同じ工程で、半導体基板６１の表面に、コレクタＣのコンタクト領域６４、及びｐ型ウェル６２にエミッタ領域６３の電極取り出し部６３Ａが形成されている。また、Ｐ−ＭＯＳのソース／ゲート領域形成と同じ工程で、ベース領域を構成するｐ型ウェル６２の電極取り出し部６５も形成されている。また、ｐ型ウェル６２にはチャネルストッパー６６が形成されている。ここで、ＣＭＯＳトランジスタのチャネルストッパー、エミッタ領域６３の形成は、上述したようにＬＯＣＯＳ用窒化膜の形成前に、フォトレジスト塗布及びイオン注入を行うことで形成される。半導体基板６１及びｐ型ウェル６２上にはフィールド酸化膜６７が形成され、かつその上には絶縁膜６８が形成される。コレクタ、エミッタ、ベースには電極６９Ａ、６９Ｂ及び６９Ｃが積層される。この変形例において、エミッタ領域６３が深く形成され、このため、ベース領域のベース幅が小となって、バイポーラトランジスタ６０の電流増幅率ｈFEが大きくなる。

図６は縦型ｎｐｎトランジスタ７０を含んだＣＭＯＳデバイスの構造図を示す第二の変形例である。同図においては、上記図１〜図４に描かれたＣＭＯＳトランジスタの構造図が同様に形成されるが、これらの図及び説明が省略されている。ＣＯＳトランジスタのチャネルストッパーが形成されると同じ工程で、バイポーラトランジスタのベース領域７２が形成される。また、半導体基板７１の表面には、Ｎ−ＭＯＳのソース／ゲート領域が形成されると同じ工程で、コレクタ領域の電極取り出し部７３、及びエミッタ領域７４が形成されている。また、Ｐ―ＭＯＳのソース／ドレイン領域形成と同じ工程で、ベース領域の電極取り出し部７５が形成されている。半導体基板７１上にはフィールド酸化膜７６が形成され、その上には絶縁膜７７が形成される。コレクタ、エミッタ、ベースには電極７８Ａ、７８Ｂ及び７８Ｃが積層される。この変形例において、ベース領域７２は、浅く形成され、このため、ベース領域７２のベース幅が小となり、バイポーラトランジスタ７０の電流増幅率ｈFEが大きくなる。

図７は横型ｎｐｎトランジスタ８０を含んだＣＭＯＳデバイスの構造図を示す第三の変形例である。同図においては、上記図１〜図４に描かれたＣＭＯＳトランジスタの構造図及び工程図が同様に形成されるが、これらの図及び説明が省略されている。ＣＭＯＳトランジスタのチャネルストッパー形成と同じ工程で、エミッタ領域８６、コレクタ領域８４が形成される。チャネルストッパー８９もＣＭＯＳトランジスタのチャネルストッパー形成と同じ工程で形成される。また、Ｎ−ＭＯＳのソース／ドレイン領域形成と同じ工程で、半導体基板８１の表面に、ｓｕｂ電位取り領域８３、ｐ型ウェル８２に、コレクタ領域８４の電極取り出し部８５、エミッタ領域８６の電極取り出し部８７が形成される。また、ｐ型ウェル８２には、Ｐ−ＭＯＳのソース／ゲート領域形成と同じ工程でベース領域を構成するｐ型ウェル８２の電極取り出し部８８が形成される。ここで、コレクタ領域８４、エミッタ領域８６は、ＣＭＯＳトランジスタのチャネルストッパーが上述したようにＬＯＣＯＳ用窒化膜の形成前に、フォトレジスト塗布及びイオン注入を行うことで形成される。半導体基板８１及びｐ型ウェル８２上にはフィールド酸化膜９０が形成され、かつその上には絶縁膜９１が形成される。コレクタ、エミッタ、ベースには電極９２Ａ、９２Ｂ及び９２Ｃが積層される。また、ｓｕｂ電位取り領域８３にも電極９３が形成される。この第三の変形例においては、エミッタ領域、及びコレクタ領域を深く形成でき、バイポーラトランジスタ８０の電流増幅率ｈFEが大きくなる。

なお、上記各具体例では、ｎ型ウェーハを用いた場合で説明したが、ｐ型ウェーハを用いても、各拡散層のｐ，ｎを逆にすれば同様にＣＭＯＳトランジスタと同時にバイポーラトランジスタを製造することができる。

３１−１，３１−２ 半導体基板
３２−１，３２−２ ｐ型ウェル
３３ パッド酸化膜
３４ レジスト
３５ 窒化膜
３６ フィールド酸化膜
３７ Ｎ−ＭＯＳのドレイン領域
３８ Ｎ−ＭＯＳのソース領域
４０ Ｐ−ＭＯＳのドレイン領域
４１ Ｐ−ＭＯＳのソース領域
３９ ｐ型のチャネルストッパー
４２ ｎ型のチャネルストッパー

Claims (4)

1. ＣＭＯＳデバイスの製造方法であって、
   一導電型のシリコン単結晶から切り出され、その切り出し面が鏡面研磨されたウェーハを高温の酸化性ガス雰囲気にさらし、前記ウェーハの表面にシリコンの酸化膜を成長させる工程と、
   前記酸化膜上にレジストを使って第１のウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の前記第１のウェルを形成する工程と、
   前記第１のウェルに反対導電型の第１のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ウェーハに一導電型の第２のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ＣＭＯＳデバイスのアクティブエリアに窒化膜を形成する工程と、
   前記窒化膜をマスクとして利用して熱酸化し、フィールド酸化膜を形成するのと同時に前記第１のチャネルストッパーを形成するために注入されたイオンと、前記第２のチャネルストッパーを形成するために注入されたイオンとを拡散して、前記第１のチャネルストッパーと前記第２のチャネルストッパーとを形成する工程と、
   前記第１のチャネルストッパー及び前記第２のチャネルストッパーより内側にそれぞれゲート酸化膜及び該ゲート酸化膜上にゲート電極を形成する工程と、
   前記第１のチャネルストッパーより内側に一導電型のソース／ドレイン領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、
   前記第２のチャネルストッパーより内側に反対導電型のソース／ドレイン領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、
   前記第１のウェルの形成をするのと同じ工程で、バイポーラトランジスタのコレクタ領域となる反対導電型の第２のウェルを形成する工程と、
   前記第２のチャネルストッパーを形成するためにイオンを注入するのと同じ工程で、前記第２のウェルに一導電型のベース領域を形成するためにイオンを注入する工程と、
   前記フィールド酸化膜を形成するのと同時に、前記ベース領域を形成するために注入されたイオンを拡散して前記ベース領域を形成する工程と、
   前記第２のＭＯＳトランジスタの前記ソース／ドレイン領域の形成をするのと同じ工程で、前記ベース領域に反対導電型のエミッタ領域を形成する工程と、
   を有することを特徴とするＣＭＯＳデバイスの製造方法。
2. ＣＭＯＳデバイスの製造方法であって、
   一導電型のシリコン単結晶から切り出され、その切り出し面が鏡面研磨されたウェーハを高温の酸化性ガス雰囲気にさらし、前記ウェーハの表面にシリコンの酸化膜を成長させる工程と、
   前記酸化膜上にレジストを使って第１のウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の前記第１のウェルを形成する工程と、
   前記第１のウェルに反対導電型の第１のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ウェーハに一導電型の第２のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ＣＭＯＳデバイスのアクティブエリアに窒化膜を形成する工程と、
   前記窒化膜をマスクとして利用して熱酸化し、フィールド酸化膜を形成するのと同時に前記第１のチャネルストッパーを形成するために注入されたイオンと、前記第２のチャネルストッパーを形成するために注入されたイオンとを拡散して、前記第１のチャネルストッパーと前記第２のチャネルストッパーとを形成する工程と、
   前記第１のチャネルストッパー及び前記第２のチャネルストッパーより内側にそれぞれゲート酸化膜及び該ゲート酸化膜上にゲート電極を形成する工程と、
   前記第１のチャネルストッパーより内側に一導電型のソース／ドレイン領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、
   前記第２のチャネルストッパーより内側に反対導電型のソース／ドレイン領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、
   前記第１のチャネルストッパーを形成するためにイオンを注入するのと同じ工程で、前記ウェーハにバイポーラトランジスタの反対導電型のベース領域を形成するためにイオンを注入する工程と、
   前記フィールド酸化膜を形成するのと同時に、前記ベース領域を形成するために注入されたイオンを拡散して前記ベース領域を形成する工程と、
   前記第１のＭＯＳトランジスタの前記一導電型のソース／ドレイン領域の形成をするのと同じ工程で、前記ベース領域に一導電型のエミッタ領域を形成する工程と、
   を有することを特徴とするＣＭＯＳデバイスの製造方法。
3. ＣＭＯＳデバイスの製造方法であって、
   一導電型のシリコン単結晶から切り出され、その切り出し面が鏡面研磨されたウェーハを高温の酸化性ガス雰囲気にさらし、前記ウェーハの表面にシリコンの酸化膜を成長させる工程と、
   前記酸化膜上にレジストを使って第１のウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の前記第１のウェルを形成する工程と、
   前記第１のウェルに反対導電型の第１のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ウェーハに一導電型の第２のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ＣＭＯＳデバイスのアクティブエリアに窒化膜を形成する工程と、
   前記窒化膜をマスクとして利用して熱酸化し、フィールド酸化膜を形成するのと同時に前記第１のチャネルストッパーを形成するために注入されたイオンと、前記第２のチャネルストッパーを形成するために注入されたイオンとを拡散して、前記第１のチャネルストッパーと前記第２のチャネルストッパーとを形成する工程と、
   前記第１のチャネルストッパー及び前記第２のチャネルストッパーより内側にそれぞれゲート酸化膜及び該ゲート酸化膜上にゲート電極を形成する工程と、
   前記第１のチャネルストッパーより内側に一導電型のソース／ドレイン領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、
   前記第２のチャネルストッパーより内側に反対導電型のソース／ドレイン領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、
   前記第１のウェルの形成をするのと同じ工程で、バイポーラトランジスタのベース領域となる反対導電型の第２のウェルを形成する工程と、
   前記第２のチャネルストッパーを形成するためにイオンを注入するのと同じ工程で、前記ベース領域に一導電型のエミッタ領域を形成するためにイオンを注入する工程と、
   前記フィールド酸化膜を形成するのと同時に、前記エミッタ領域を形成するために注入されたイオンを拡散して一導電型の前記エミッタ領域を形成する工程と、
   を有することを特徴とするＣＭＯＳデバイスの製造方法。
4. ＣＭＯＳデバイスの製造方法であって、
   一導電型のシリコン単結晶から切り出され、その切り出し面が鏡面研磨されたウェーハを高温の酸化性ガス雰囲気にさらし、前記ウェーハの表面にシリコンの酸化膜を成長させる工程と、
   前記酸化膜上にレジストを使って第１のウェル領域となるパターンを形成し、反対導電型となる不純物をドープし、熱拡散して、反対導電型の前記第１のウェルを形成する工程と、
   前記第１のウェルに反対導電型の第１のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ウェーハに一導電型の第２のチャネルストッパーを形成するためにイオンを注入する工程と、
   前記ＣＭＯＳデバイスのアクティブエリアに窒化膜を形成する工程と、
   前記窒化膜をマスクとして利用して熱酸化し、フィールド酸化膜を形成するのと同時に前記第１のチャネルストッパーを形成するために注入されたイオンと、前記第２のチャネルストッパーを形成するために注入されたイオンとを拡散して、前記第１のチャネルストッパーと前記第２のチャネルストッパーとを形成する工程と、
   前記第１のチャネルストッパー及び前記第２のチャネルストッパーより内側にそれぞれゲート酸化膜及び該ゲート酸化膜上にゲート電極を形成する工程と、
   前記第１のチャネルストッパーより内側に一導電型のソース／ドレイン領域を形成することにより、第１のＭＯＳトランジスタを形成する工程と、
   前記第２のチャネルストッパーより内側に反対導電型のソース／ドレイン領域を形成することにより、第２のＭＯＳトランジスタを形成する工程と、
   前記第１のウェルの形成をするのと同じ工程で、バイポーラトランジスタのベース領域となる反対導電型の第２のウェルを形成する工程と、
   前記第２のチャネルストッパーを形成するためにイオンを注入するのと同じ工程で、前記ベース領域に一導電型のエミッタ領域とコレクタ領域を形成するためにイオンを注入する工程と、
   前記フィールド酸化膜を形成するのと同時に、前記エミッタ領域と前記コレクタ領域を形成するために注入されたイオンを拡散して一導電型の前記エミッタ領域と前記コレクタ領域とを形成する工程と、
   を有することを特徴とするＣＭＯＳデバイスの製造方法。

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