JPH0685422B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0685422B2 JPH0685422B2 JP60249584A JP24958485A JPH0685422B2 JP H0685422 B2 JPH0685422 B2 JP H0685422B2 JP 60249584 A JP60249584 A JP 60249584A JP 24958485 A JP24958485 A JP 24958485A JP H0685422 B2 JPH0685422 B2 JP H0685422B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- potential
- semiconductor integrated
- integrated circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、相補型MOS半導体集積回路に関し、特にそ
の入力保護回路の改良に関するものである。
の入力保護回路の改良に関するものである。
従来の入力保護回路を有する半導体集積回路について説
明する。
明する。
第２図は一般的なＮ−基板ツインウエル（TWIN−WELL）
構造の半導体集積回路を示す断面図である。図におい
て、１はＮ−基板、２はＰ−ウエル、４はＮ−ウエルで
ある。また、100はN+ソース12,13,ドレイン14及びゲー
ト15により構成されるＰチャンネルトランジスタ、200
はゲート16,ドレイン17及びP+ソース18,19により構成さ
れるＮチャネルトランジスタである。そして、Ｎ−基板
１及びＮ−ウエル４はVcc電圧に保たれており、Ｐ−ウ
エル２は接地されている。
構造の半導体集積回路を示す断面図である。図におい
て、１はＮ−基板、２はＰ−ウエル、４はＮ−ウエルで
ある。また、100はN+ソース12,13,ドレイン14及びゲー
ト15により構成されるＰチャンネルトランジスタ、200
はゲート16,ドレイン17及びP+ソース18,19により構成さ
れるＮチャネルトランジスタである。そして、Ｎ−基板
１及びＮ−ウエル４はVcc電圧に保たれており、Ｐ−ウ
エル２は接地されている。
第３図は一般的に用いる半導体集積回路装置の入力保護
回路を示す回路図である。図において、５は入力端子、
６はN+拡散層よりなる抵抗（Ｒ）、Q1はＮチャネルの保
護用トランジスタである。第４図は第３図の入力保護回
路を第２図の相補型半導体集積回路に適用した時の断面
図を示す。図において、第２図及び第３図と同一符号は
同一部分を示し、上記トランジスタQ1はドレイン7,ゲー
ト10及びP+ソース8,20により構成されている。
回路を示す回路図である。図において、５は入力端子、
６はN+拡散層よりなる抵抗（Ｒ）、Q1はＮチャネルの保
護用トランジスタである。第４図は第３図の入力保護回
路を第２図の相補型半導体集積回路に適用した時の断面
図を示す。図において、第２図及び第３図と同一符号は
同一部分を示し、上記トランジスタQ1はドレイン7,ゲー
ト10及びP+ソース8,20により構成されている。
次に動作について説明する。入力端子５より入ったサー
ジは、N+層よりなる抵抗６を通して減衰され、さらにト
ランジスタQ1のパンチスルーにより取り除かれる。こう
して入力保護回路により内部回路は保護される。一方、
入力信号が入った場合は、該入力信号は抵抗６と浮遊容
量とによる時定数だけ遅延された後内部に伝わる。
ジは、N+層よりなる抵抗６を通して減衰され、さらにト
ランジスタQ1のパンチスルーにより取り除かれる。こう
して入力保護回路により内部回路は保護される。一方、
入力信号が入った場合は、該入力信号は抵抗６と浮遊容
量とによる時定数だけ遅延された後内部に伝わる。
従来の入力保護回路を有する半導体集積回路は以上の様
に構成されていたので、負の入力レベル信号及び負のサ
ージノイズが印加された時、抵抗ＲとＰ−ウエル間、及
びトランジスタQ1のドレインとＰ−ウエル間が順方向に
バイアスされてしまい、Ｐ−ウエルとの間に大電流が流
れてしまう。よってこれを防ぐ為に、抵抗Ｒをポリシリ
コン等で形成する構造が取られたが、これにおいてもト
ランジスタQ1のドレインのノードは基板上に形成される
為に、同じ問題点を根本的に解消しない。よって入力信
号のローレベルの規定等をきびしく設定したり、負の入
力信号レベルを禁止する等のマージンのない入力保護回
路となってしまう問題点があった。
に構成されていたので、負の入力レベル信号及び負のサ
ージノイズが印加された時、抵抗ＲとＰ−ウエル間、及
びトランジスタQ1のドレインとＰ−ウエル間が順方向に
バイアスされてしまい、Ｐ−ウエルとの間に大電流が流
れてしまう。よってこれを防ぐ為に、抵抗Ｒをポリシリ
コン等で形成する構造が取られたが、これにおいてもト
ランジスタQ1のドレインのノードは基板上に形成される
為に、同じ問題点を根本的に解消しない。よって入力信
号のローレベルの規定等をきびしく設定したり、負の入
力信号レベルを禁止する等のマージンのない入力保護回
路となってしまう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入力信号のローレベルに対してマージンを有
し、かつ負のサージ等のノイズに対しても有効な入力保
護回路を有する半導体集積回路を提供することを目的と
するものである。
たもので、入力信号のローレベルに対してマージンを有
し、かつ負のサージ等のノイズに対しても有効な入力保
護回路を有する半導体集積回路を提供することを目的と
するものである。
この発明に係る半導体集積回路は、入力保護回路を形成
する抵抗Ｒ及びトランジスタQ1を、第１の電位ノードに
接続され、第２導電型のMOSトランジスタが形成される
第１導電型のウエルの電位よりも低い電位が供給される
第２の電位ノードに接続したウエル内に形成したもので
ある。
する抵抗Ｒ及びトランジスタQ1を、第１の電位ノードに
接続され、第２導電型のMOSトランジスタが形成される
第１導電型のウエルの電位よりも低い電位が供給される
第２の電位ノードに接続したウエル内に形成したもので
ある。
〔作用〕 この発明においては、入力保護回路を形成する抵抗Ｒ及
びトランジスタQ1を、第１の電位ノードに接続され、第
２導電型のMOSトランジスタが形成される第１導電型の
ウエルの電位よりも低い電位が供給される第２の電位ノ
ードに接続したウエル内に形成するようにしたから、入
力信号のローレベルに対してもマージンを有し、かつ負
のサージ等のノイズに対しても有効となる。
びトランジスタQ1を、第１の電位ノードに接続され、第
２導電型のMOSトランジスタが形成される第１導電型の
ウエルの電位よりも低い電位が供給される第２の電位ノ
ードに接続したウエル内に形成するようにしたから、入
力信号のローレベルに対してもマージンを有し、かつ負
のサージ等のノイズに対しても有効となる。
以下、この発明の実施例を図について説明する。第１図
は本発明の一実施例による半導体集積回路を示す断面図
である。図において、従来例と同一符号は同一部分を示
す。11は半導体基板１上で形成された基板電圧発生回路
で得られる負電位、３はこの負電位11に接続されたＰ−
ウエルである。そして、入力保護回路を形成する抵抗Ｒ
及びトランジスタQ1は、負電位11に接続されたＰ−ウエ
ル３上に形成されている。
は本発明の一実施例による半導体集積回路を示す断面図
である。図において、従来例と同一符号は同一部分を示
す。11は半導体基板１上で形成された基板電圧発生回路
で得られる負電位、３はこの負電位11に接続されたＰ−
ウエルである。そして、入力保護回路を形成する抵抗Ｒ
及びトランジスタQ1は、負電位11に接続されたＰ−ウエ
ル３上に形成されている。
次に作用効果について説明する。Ｐ−ウエルの接続され
ている電位よりレベルの大きい負の信号が入力端子５か
ら入力された場合、抵抗R6とＰ−ウエル３間，及びトラ
ンジスタQ1のドレイン７とＰ−ウエル３間は順方向にな
らない。従って、この入力保護回路は、負の入力レベル
信号に対して大きなマージンを有することとなり、また
負のサージ等のノイズに対しても同様である。
ている電位よりレベルの大きい負の信号が入力端子５か
ら入力された場合、抵抗R6とＰ−ウエル３間，及びトラ
ンジスタQ1のドレイン７とＰ−ウエル３間は順方向にな
らない。従って、この入力保護回路は、負の入力レベル
信号に対して大きなマージンを有することとなり、また
負のサージ等のノイズに対しても同様である。
以上の様に、この発明によれば、入力保護回路のウエル
電位を負にバイアスしたので、負の入力信号レベルに対
するマージン、さらには負のサージ等によるノイズに対
するマージンの大きな入力保護回路が得られる効果があ
る。
電位を負にバイアスしたので、負の入力信号レベルに対
するマージン、さらには負のサージ等によるノイズに対
するマージンの大きな入力保護回路が得られる効果があ
る。
第１図はこの発明の一実施例による半導体集積回路を示
す断面図、第２図は従来の相補型MOS半導体集積回路の
断面図、第３図は一般的な入力保護回路の等価回路図、
第４図は第３図に示す入力保護回路を第２図に示す相補
型MOS半導体集積回路に適用したものの断面図である。 図において、１はＮ−基板、2,3はＰ−ウエル、４はＮ
−ウエル、５は入力端子、６は抵抗（Ｒ）、7,8,10はト
ランジスタQ1を形成するドレイン，ソース，ゲート、11
は負電位である。 なお図中同一符号は同一又は相当部分を示す。
す断面図、第２図は従来の相補型MOS半導体集積回路の
断面図、第３図は一般的な入力保護回路の等価回路図、
第４図は第３図に示す入力保護回路を第２図に示す相補
型MOS半導体集積回路に適用したものの断面図である。 図において、１はＮ−基板、2,3はＰ−ウエル、４はＮ
−ウエル、５は入力端子、６は抵抗（Ｒ）、7,8,10はト
ランジスタQ1を形成するドレイン，ソース，ゲート、11
は負電位である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】半導体基板の表面に形成されるとともに第
１の電位が印加される第１の電位ノードに接続され、第
２導電型のMOSトランジスタが形成されるための第１導
電型の第１のウエルと、 上記半導体基板の表面に形成されるとともに上記第１の
電位よりも低い電位である第２の電位が印加される第２
の電位ノードに接続され、入力保護回路の回路素子が形
成されるための第１導電型の第２のウエルとを備えたこ
とを特徴とする半導体集積回路。 - 【請求項２】上記第２のウエルに接続されている電位
は、上記半導体基板上で形成された基板電圧発生回路で
得られる負電位であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249584A JPH0685422B2 (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249584A JPH0685422B2 (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109354A JPS62109354A (ja) | 1987-05-20 |
| JPH0685422B2 true JPH0685422B2 (ja) | 1994-10-26 |
Family
ID=17195183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249584A Expired - Lifetime JPH0685422B2 (ja) | 1985-11-07 | 1985-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685422B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100364089C (zh) * | 2004-08-27 | 2008-01-23 | 联华电子股份有限公司 | 使用三重阱结构的基底触发的静电保护电路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4037470B2 (ja) | 1994-06-28 | 2008-01-23 | エルピーダメモリ株式会社 | 半導体装置 |
| KR100190008B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 장치의 정전하 보호 장치 |
| JP4947337B2 (ja) * | 2005-11-24 | 2012-06-06 | トヨタ自動車株式会社 | 燃料電池用セパレータ |
-
1985
- 1985-11-07 JP JP60249584A patent/JPH0685422B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100364089C (zh) * | 2004-08-27 | 2008-01-23 | 联华电子股份有限公司 | 使用三重阱结构的基底触发的静电保护电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109354A (ja) | 1987-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3246807B2 (ja) | 半導体集積回路装置 | |
| JP2953482B2 (ja) | Ｃｍｏｓ集積回路 | |
| US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
| JPS6325714B2 (ja) | ||
| JPH0685422B2 (ja) | 半導体集積回路 | |
| JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
| JPH0410225B2 (ja) | ||
| US4868627A (en) | Complementary semiconductor integrated circuit device capable of absorbing noise | |
| JPH08115985A (ja) | 低雑音の半導体集積回路 | |
| JP2953213B2 (ja) | Ｃｍｏｓ集積回路 | |
| JPH05198742A (ja) | 半導体集積回路装置 | |
| JPH0379874B2 (ja) | ||
| JP2714996B2 (ja) | 半導体集積回路装置 | |
| JPH0144023B2 (ja) | ||
| JPH039559A (ja) | 半導体集積装置 | |
| JPH0669429A (ja) | 半導体回路 | |
| JPH0314234B2 (ja) | ||
| JP2538621B2 (ja) | Ｃｍｏｓ型集積回路装置 | |
| JP3197920B2 (ja) | 半導体集積回路 | |
| JPH0244153B2 (ja) | ||
| KR960000050Y1 (ko) | 출력버퍼회로 | |
| JPS61285751A (ja) | Ｃｍｏｓ型半導体装置 | |
| JP2992073B2 (ja) | 出力回路及びその製造方法 | |
| JPH02105566A (ja) | 相補型半導体装置 | |
| JPH02192760A (ja) | 半導体集積回路装置の過電圧吸収回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |