CN100364089C - 使用三重阱结构的基底触发的静电保护电路 - Google Patents
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Abstract
一种静电放电(electrostatic discharge，ESD)保护电路形成于一P型基底上，并包括：一第一p+扩散区域，设于该P型基底内；一N阱(N-well)，设于该P型基底内；一第一n+扩散区域，设于该N阱内；一P阱(P-well)，设于该N阱内；以及一NPN型双极结晶体管(Bipolar Junction Transistor，BJT)，形成于该P阱内，该NPN型双极结晶体管的基极与发射极之间的等效电路为一不与任何电阻并联的二极管。
Description
技术领域
本发明涉及一种静电放电防护电路，特别是涉及一种使用三重阱结构的基底触发的静电保护电路。
背景技术
随着半导体集成电路装置的尺寸持续缩小，利用先进深次微米技术来制造超大规模集成电路(VLSI)是现在的趋势，因此设计一静电放电保护电路(Electrostatic Discharge protection circuit，ESD protection circuit)以保护集成电路里的元件及电路免于静电放电(ESD)损害是相当重要的。商业化的集成电路产品通常要求ESD耐受强度在人体放电模式(Human-Body Model，HBM)下要高于2kV。为了负荷足够高的ESD应力(overstress)，以及避免ESD保护电路占据太大的面积，有效的热消散便成了设计与布局上的重要考量。而目前ESD保护电路以基底触发(substrate-triggered)形式的静电防护效果最好。
请参考图1及图2，图1为现有基底触发ESD保护电路1的结构图，图2为图1ESD保护电路10的电路图。ESD保护电路10形成于一P型基底12上，并包括一电阻R、一电容C、一反向器30、一基底电阻Rsub、一寄生横向NPN双极结晶体管(parasitic lateral n-p-n bipolar junction transistor)36，以及一N型金属氧化半导体(NMOS)晶体管38。电阻R与电容C串联于电源端VDD与电源端VSS之间，而反向器30亦连接于电源端VDD与电源端VSS，且其输入端连接于电阻R与电容C而其输出端VB连接于基底电阻Rsub及寄生横向NPN双极结晶体管36的基极，其中基底电阻Rsub为p+扩散区域14与电源端VSS之间的等效电阻。NMOS晶体管38包括一掺杂多晶硅栅极24，且由一n+扩散区域16构成其漏极，而由另一n+扩散区域18构成其源极，其中漏极16连接于电源端VDD，而栅极24与源极连接于电源端VSS。寄生横向NPN双极结晶体管36形成于NMOS晶体管38的下方，而可被一经由p+扩散区域14传导至电源端VSS的触发电流所触发。多个浅沟隔离(STI)26，形成于P型基底内，用以隔绝NMOS晶体管38与其它电子元件设计。此外，两N阱(N-well)20分别形成于NMOS晶体管38的源极18下方，以及一p+扩散区域22形成于P型基底12内并与电源端VSS连接。
当发生静电放电的情形时，电源端VDD受到一瞬间的正电压，而因电容C充电的影响，反向器30的输入端的电位会逐渐地由低电位逐渐升至高电位，因此当静电放电的现象刚发生时，反向器30的输入端会处于低电位，并因而使得P型金属氧化半导体(PMOS)晶体管32开启，进而使得静电经由PMOS晶体管32流至反向器30的输出端，并经由基底电阻Rsub流至电源端VSS。因电流流经基底电阻Rsub的影响，会使得反向器30输出端的电位逐渐地升高，而当反向器30输出端的电位升高到某一程度时，会使得寄生横向NPN双极结晶体管36被开启，进而产生了另一条经由寄生横向NPN双极结晶体管36流至电源端VSS的电流路径，而使得外部静电所带的能量得以经由此路径迅速地消耗掉。然而，当外部静电传至ESD保护电路10时，寄生横向NPN双极结晶体管36并非立即地开启，而是需等到基底电阻Rsub两端的电压差达到某一程度后才会开启。因此ESD保护电路10的开启机制的表现并不十分地理想。
请参考图3及图4，图3为另一现有基底触发ESD保护电路50的结构图，图4为图3ESD保护电路50的电路图。ESD保护电路50形成于一P型基底52上，并包括一电阻R、一电容C、两反向器30、一基底电阻Rsub、一PMOS晶体管74，以及两寄生横向PNP双极结晶体管(parasitic lateral p-n-nbipolar junction transistor)76、78。与图1的ESD保护电路10相同的，ESD保护电路50的电阻R与电容C亦串联于电源端VDD与电源端VSS之间，而其两个反向器30则连接于电源端VDD与电源端VSS，且串联在一起，左边的反向器30的输入端连接于电阻R与电容C而其输出端连接于右边的反向器30的输入端，而右边的反向器30的输出端VB则连接于两寄生横向双极结晶体管76、78的基极。PMOS晶体管74形成于P型基底52上的一N阱54内，而包括一掺杂多晶硅栅极64，且由一p+扩散区域58构成其源极，以及由另一p+扩散区域60构成其漏极，其中源极58连接于电源端VDD，栅极64连接于反向器30的输出端VB，而漏极60连接于电源端VSS。寄生横向双极结晶体管76由p+扩散区域58、N阱54以及p+扩散区域60所构成，而寄生横向双极结晶体管78则是由p+扩散区域58、N阱54以及P型基底52所构成。多个浅沟隔离(STI)66，形成于P型基底内，用以隔绝PMOS晶体管74与其它电子元件设计。此外，一p+扩散区域62形成于P型基底52内并与电源端VSS连接。
当发生静电放电的情形时，电源端VDD受到一瞬间的正电压，而因电容C充电的影响，左侧反向器30的输入端的电位会逐渐地由低电位逐渐升至高电位，因此当静电放电的现象刚发生时，反向器30的输入端会处于低电位，并因而使得右侧反向器30的输出端处于低电压，进而使得PMOS晶体管74的栅极与寄生横向双极结晶体管76、78的基极同时处于低电压。另外，因电源端VDD的电压受到静电的影响而处于高电压，故PMOS晶体管74的通道会开启，且p+扩散区域58与N阱54会形成一PN结(PN junction)，进而使得两寄生横向双极结晶体管76、78导通。静电因而可从电源端VDD分别经由PMOS晶体管74的通道以及两寄生横向双极结晶体管76、78流至电源端VSS。另外，因为当电源端VDD受到瞬间的正电压时，PMOS晶体管74与两寄生横向双极结晶体管76、78会实时地开启，故相较于图1的ESD保护电路10，ESD保护电路50的开启机制的表现会较为理想。然而，因ESD保护电路50主要是通过空穴的流动来产生静电电流，故其静电传导效率会较ESD保护电路10因通过电子的流动来产生静电电流的传导效率为差。
发明内容
因此本发明的目的即在于提供一种基底触发ESD保护电路，其不但具有较优的开启机制表现，且亦具有优选的静电传导效率，而解决了现有基底触发ESD保护电路的问题。
在本发明的最佳实施例中，该静电放电(electrostatic discharge，ESD)保护电路，形成于一P型基底上，且其包括一第一电源端；一第二电源端；一电阻，连接于该第一电源端；一电容，连接于该电阻与该第二电源端之间；一第一p+扩散区域，设于该P型基底内，且连接于该第二电源端；一N阱(N-well)，设于该P型基底内；一第一n+扩散区域，设于该N阱内，且连接于该第一电源端；一P阱(P-well)，设于该N阱内；至少一第二p+扩散区域、至少一第二n+扩散区域以及至少一第三n+扩散区域，设于该P阱内，该第二n+扩散区域连接于该第一电源端，该第三n+扩散区域连接于该第二电源端；以及一ESD侦测电路，连接于第一电源端与第二电源端之间，而其输入端连接于该电阻与该电容，而其输出端连接于该第二p+扩散区域，用于输出与该输入端的信号反向的信号，以改变该P阱的电压准位。
当静电从该第一电源端输入到该ESD保护电路时，该N阱会将该P阱与该P型基底形成电性的隔绝，而使得一形成于该P阱内的NPN型双极结晶体管得以于静电输入时实时地开启。也因此，该NPN型双极结晶体管的基极与发射极之间的等效电路可视为一不与任何电阻并联的二极管。
附图说明
图1为现有基底触发ESD保护电路的结构图。
图2为图1ESD保护电路的电路图。
图3为另一现有基底触发ESD保护电路的结构图。
图4为图3ESD保护电路的电路图。
图5为本发明第一实施例基底触发ESD保护电路的结构图。
图6为图5ESD保护电路的电路图。
图7为图5ESD保护电路的布线图。
图8为本发明第二实施例基底触发ESD保护电路的结构图。
图9为图8ESD保护电路的电路图。
图10为本发明第三实施例基底触发ESD保护电路的结构图。
图11为图10ESD保护电路的电路图。
图12为本发明第四实施例基底触发ESD保护电路的结构图。
图13为图12ESD保护电路的电路图。
图14为本发明第五实施例基底触发ESD保护电路的结构图。
图15为图14ESD保护电路的电路图。
图16为本发明第六实施例基底触发ESD保护电路的结构图。
图17为图16ESD保护电路的电路图。
图18为本发明第七实施例基底触发ESD保护电路的结构图。
图19为图18ESD保护电路的电路图。
图20为图18ESD保护电路的布线图。
图21为本发明第八实施例基底触发ESD保护电路的结构图。
图22为图21ESD保护电路的电路图。
图23为本发明第九实施例基底触发ESD保护电路的结构图。
图24为图23ESD保护电路的电路图。
图25为本发明第十实施例基底触发ESD保护电路的结构图。
图26为图25ESD保护电路的电路图。
图27为本发明第十一实施例基底触发ESD保护电路的结构图。
图28为图27ESD保护电路的电路图。
图29为本发明第十二实施例基底触发ESD保护电路的结构图。
图30为图29ESD保护电路的电路图。
简单符号说明
10、50、100、120、140、
160、180、200、220、240、
260、280、300、320 基底触发ESD保护电路
12、52、102 P型基底
14、22、58、60、62 n+扩散区域
16、18、56 n+扩散区域
20、54、104 N阱
24、122 栅极
26、66 浅沟隔离
30 反向器
32、74、130 PMOS晶体管
34、38、150 NMOS晶体管
36 寄生横向NPN双极结晶体管
76、78 寄生横向PNP 双极结晶体管
106 P阱
112 第一p+扩散区域112
114 第一n+扩散区域114
115 第二n+扩散区域115
116 第三n+扩散区域116
118 第二p+扩散区域118
190 NPN双极结晶体管
具体实施方式
请参考图5及图6，图5为本发明第一实施例基底触发ESD保护电路100的结构图，图6为图5ESD保护电路100的电路图。ESD保护电路100形成在一P型基底上102，并包括第一电源端VDD、一接地的第二电源端(一般标示为VSS或GND)、一电阻R、一电容C、一第一p+扩散区域112、一N阱(N-well)104、一第一n+扩散区域114、一P阱(P-well)106、至少一第二p+扩散区域118、至少一第二n+扩散区域115、至少一第三n+扩散区域116、一ESD侦测电路30，以及一NMOS晶体管150。其中电阻R连接于该第一电源端VDD，电容C连接于电阻R与接地端之间。第一p+扩散区域112及N阱104皆设于P型基底102内，且第一p+扩散区域112连接于接地端。第一n+扩散区域114与P阱116皆设于N阱104内，且第一n+扩散区域114连接于第一电源端VDD。第二p+扩散区域118、第二n+扩散区域115以及第三n+扩散区域116皆设于P阱106内，其中第二n+扩散区域115连接于第一电源端VDD，第三n+扩散区域116连接于接地端。ESD侦测电路30连接于第一电源端VDD及接地端，且其输入端连接于电阻R与电容C，而其输出端连接于第二p+扩散区域118，用于输出与输入端的信号反向的信号，以改变P阱106的电压准位。NMOS晶体管150的漏极由第二n+扩散区域115所构成，而其源极由第三n+扩散区域116所构成，NMOS晶体管150还包括一掺杂多晶硅栅极122连接于接地端。与ESD保护电路10相似地，一寄生横向NPN双极结晶体管(未显示)会形成于NMOS晶体管150的下方，其集电极为第二n+扩散区域115，其基极为P阱106，而其发射极则为第三n+扩散区域116。
当发生静电放电的情形时，电源端VDD受到一瞬间的正电压，而通过第一n+扩散区域114会使得N阱104处于高正电压，而使得N阱104会将P阱106与P型基底102形成电性的隔绝。另外因电容C充电的影响，反向器30的输入端的电位会逐渐地由低电位逐渐升至高电位，因此当静电放电的现象刚发生时，反向器30的输入端会处于低电位，并因而使得反向器30的PMOS晶体管(如图1的32)开启，进而使得第二p+扩散区域118被施予正电压。因第二p+扩散区域118被施予正电压，且第三n+扩散区域116处于接地状态，故P阱106与第三n+扩散区域116之间会形成一PN结(PNjunction)，而使得NMOS晶体管150的寄生横向NPN双极结晶体管被开启，而如此一来，静电即可从电源端VDD经由寄生横向NPN双极结晶体管流至接地端。另外，因为当电源端VDD受到瞬间的正电压时，P阱106与第三n+扩散区域116之间会立即形成一PN结，故NMOS晶体管150的寄生横向NPN双极结晶体管的基极与发射极之间的等效电路可视为一不与任何电阻并联的二极管(diode)。也因此，相较于图1中的现有ESD保护电路10，ESD保护电路10需通过基底电阻Rsub将其寄生横向NPN双极结晶体管的基极与发射极之间的偏压升至剖一电压值，才得以使其寄生横向NPN双极结晶体管被开启，本发明第一实施例的ESD保护电路100则是当至静电输入时，其P阱106与第三n+扩散区域116之间会形成一PN结，进而使得NMOS晶体管150的寄生横向NPN双极结晶体管会被实时地开启，因此ESD保护电路100的开启机制的表现会较好。此外，相较于图3中的现有ESD保护电路50，ESD保护电路50通过空穴的飘移来疏导所输入的静电，ESD保护电路100则是通过电子的飘移，故ESD保护电路100的静电电流的传导效率会较ESD保护电路50的来得优良。
请参考图7，图7为图5ESD保护电路100的布线图。如图所示，N阱104被第一p+扩散区域112所包围，P阱106则被第一n+扩散区域114所包围，而第二p+扩散区域118设置于两个第二n+扩散区域115(即NMOS晶体管150的漏极)之间。
请参考图8及图9，图8为本发明第二实施例基底触发ESD保护电路120的结构图，图9为图8ESD保护电路120的电路图。ESD保护电路120的结构与图5中的ESD保护电路100相似，两者的不同点在于ESD保护电路100中的NMOS晶体管150的栅极122连接于接地端，而ESD保护电路120中的NMOS晶体管150的栅极122则连接于反向器30的输出端。
请参考图10及图11，图10为本发明第三实施例基底触发ESD保护电路140的结构图，图11为图10ESD保护电路140的电路图。ESD保护电路140的结构与图5中的ESD保护电路100相似，两者的不同点在于ESD保护电路140中没有栅极122的结构，而直接于P阱106内形成一NPN型双极结晶体管190，以取代保护电路100中的NMOS晶体管150。
请参考图12及图13，图12为本发明第四实施例基底触发ESD保护电路160的结构图，图13为图12ESD保护电路160的电路图。ESD保护电路160的结构与图5中的ESD保护电路100相似，两者的不同点在于ESD保护电路160中以一PMOS晶体管130，来取代保护电路100中的反向器30。当发生静电放电的情形时，PMOS晶体管130会使得P阱处于高电位，其功能与反向器30相当。
请参考图14及图15，图14为本发明第五实施例基底触发ESD保护电路180的结构图，图15为图14ESD保护电路180的电路图。ESD保护电路180的结构与图8中的ESD保护电路120相似，两者的不同点在于ESD保护电路180中以一PMOS晶体管130，来取代保护电路120中的反向器30。
请参考图16及图17，图16为本发明第六实施例基底触发ESD保护电路200的结构图，图17为图16ESD保护电路200的电路图。ESD保护电路200的结构与图10中的ESD保护电路140相似，两者的不同点在于ESD保护电路200中以一PMOS晶体管130，来取代保护电路140中的反向器30。
请参考图18至图20，图18为本发明第七实施例基底触发ESD保护电路220的结构图，图19为图18ESD保护电路220的电路图，图20为图18ESD保护电路200的布线图。ESD保护电路220的电路设计与图5中的ESD保护电路100一样，而两者的不同点在于布线的方式。如图7所示，在ESD保护电路100中，第二p+扩散区域118设置于两第二n+扩散区域115(即NMOS晶体管150的漏极)之间，而如图20所示，在ESD保护电路220中，第二n+扩散区域115及第三n+扩散区域116(即NMOS晶体管150的漏极与源极)被则第二p+扩散区域118所环绕住。因此，相较于图7的ESD保护电路100，图20的ESD保护电路220可以有较小的布局面积。
请参考图21及图22，图21为本发明第八实施例基底触发ESD保护电路240的结构图，图22为图21ESD保护电路240的电路图。ESD保护电路240的电路设计与图8中的ESD保护电路120一样，而两者的不同点在于布线的方式。ESD保护电路120的布线方式与ESD保护电路100一样，采用如图7的布线方式，其第二p+扩散区域118设置于两第二n+扩散区域115。而ESD保护电路240的布线方式与ESD保护电路220一样，采用如图20的布线方式，其第二n+扩散区域115及第三n+扩散区域116被第二p+扩散区域118所环绕住。
请参考图23及图24，图23为本发明第九实施例基底触发ESD保护电路260的结构图，图24为图23ESD保护电路260的电路图。ESD保护电路260的电路设计与图10中的ESD保护电路140一样，而两者的不同点在于布线的方式。ESD保护电路140的布线方式与ESD保护电路100一样，采用如图7的布线方式，而ESD保护电路260的布线方式与ESD保护电路220一样，采用如图20的布线方式。
请参考图25及图26，图25为本发明第十实施例基底触发ESD保护电路280的结构图，图26为图25ESD保护电路280的电路图。ESD保护电路280的电路设计与图12中的ESD保护电路160一样，而两者的不同点在于布线的方式。ESD保护电路160的布线方式与ESD保护电路100一样，采用如图7的布线方式，而ESD保护电路280的布线方式与ESD保护电路220一样，采用如图20的布线方式。
请参考图27及图28，图27为本发明第十一实施例基底触发ESD保护电路300的结构图，图28为图27ESD保护电路300的电路图。ESD保护电路300的电路设计与图14中的ESD保护电路180一样，而两者的不同点在于布线的方式。ESD保护电路180的布线方式与ESD保护电路100一样，采用如图7的布线方式，而ESD保护电路300的布线方式与ESD保护电路220一样，采用如图20的布线方式。
请参考图29及图30，图29为本发明第十二实施例基底触发ESD保护电路320的结构图，图30为图29ESD保护电路320的电路图。ESD保护电路320的电路设计与图16中的ESD保护电路200一样，而两者的不同点在于布线的方式。ESD保护电路200的布线方式与ESD保护电路100一样，采用如图7的布线方式，而ESD保护电路320的布线方式与ESD保护电路220一样，采用如图20的布线方式。
相较于现有的基底触发ESD保护电路，本发明的基底触发ESD保护电路形成于一P型基底上，且包括一三重阱的结构。该ESD保护电路包括一形成于该P型基底内的N阱以及一形成于该N阱内的P阱。该N阱通过一第一n+扩散区域连接于一第一电源端，该P型基底通过一第一p+扩散区域连接于一第二电源端，而该P阱通过一第二p+扩散区域连接于一ESD侦测电路的输出端。该ESD侦测电路来改变该P阱的电压准位。当静电从该第一电源端输入到该ESD保护电路时，该N阱会将该P阱与该P型基底形成电性的隔绝，而使得一形成于该P阱内的NPN型双极结晶体管得以于静电输入时实时地开启。因此，本发明的ESD保护电路不但具有较优的开启机制表现，且亦具有优选的静电传导效率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (20)
1.一种静电放电保护电路，形成于一P型基底上，其包括：
一第一电源端；
一第二电源端；
一电阻，连接于该第一电源端；
一电容，连接于该电阻与该第二电源端之间；
一第一p+扩散区域，设于该P型基底内，且连接于该第二电源端；
一N阱，设于该P型基底内；
一第一n+扩散区域，设于该N阱内，且连接于该第一电源端；
一P阱，设于该N阱内；
至少一第二p+扩散区域、至少一第二n+扩散区域以及至少一第三n+扩散区域，设于该P阱内，该第二n+扩散区域连接于该第一电源端，该第三n+扩散区域连接于该第二电源端；以及
一静电放电侦测电路，连接于第一电源端与第二电源端之间，而其输入端连接于该电阻与该电容，而其输出端连接于该第二p+扩散区域，用于输出与该输入端的信号反向的信号，以改变该P阱的电压准位。
2.如权利要求1所述的静电放电保护电路，其中当该第一电源端被施予一瞬间正电压时，该P阱与该第三n+扩散区域之间会形成一PN结。
3.如权利要求1所述的静电放电保护电路，其中至少有一NMOS晶体管形成于该P阱内，该NMOS晶体管的漏极为该第二n+扩散区域，其源极为该第三n+扩散区域，其基体为该P阱。
4.如权利要求3所述的静电放电保护电路，其中该NMOS晶体管的栅极连接于该第二电源端。
5.如权利要求3所述的静电放电保护电路，其中该NMOS晶体管的栅极连接于该静电放电侦测电路的输出端。
6.如权利要求1所述的静电放电保护电路，其中一NPN型双极结晶体管形成于该P阱内，该NPN型双极结晶体管的集电极为该第二n+扩散区域，其基极为该P阱，而其发射极为该第三n+扩散区域。
7.如权利要求1所述的静电放电保护电路，其中该静电放电侦测电路为一反向器。
8.如权利要求1所述的静电放电保护电路，其中该静电放电侦测电路为一PMOS晶体管。
9.如权利要求1所述的静电放电保护电路，其中该第二p+扩散区域设置于两个该第二n+扩散区域之间。
10.如权利要求1所述的静电放电保护电路，其中该第二n+扩散区域及该第三n+扩散区域被该第二p+扩散区域所环绕住。
11.一种静电放电保护电路，形成于一P型基底上，其包括：
一第一p+扩散区域，设于该P型基底内；
一N阱，设于该P型基底内；
一第一n+扩散区域，设于该N阱内；
一P阱，设于该N阱内；以及
一NPN型双极结晶体管，形成于该P阱内，该NPN型双极结晶体管的基极与发射极之间的等效电路为一不与任何电阻并联的二极管。
12.如权利要求11所述的静电放电保护电路，其还包括：
一第一电源端，连接于该第一n+扩散区域；
一第二电源端，连接于该第一p+扩散区域；
一电阻，连接于该第一电源端；
一电容，连接于该电阻与该第二电源端之间；
至少一第二p+扩散区域、至少一第二n+扩散区域以及至少一第三n+扩散区域，设于该P阱内，该第二n+扩散区域连接于该第一电源端，作为该NPN型双极结晶体管的集电极，该第三n+扩散区域连接于该第二电源端，作为该NPN型双极结晶体管的发射极；以及
一静电放电侦测电路，连接于第一电源端与第二电源端之间，而其输入端连接于该电阻与该电容，而其输出端连接于该第二p+扩散区域，用于输出与该输入端的信号反向的信号，以改变该P阱的电压准位。
13.如权利要求12所述的静电放电保护电路，其中至少有一NMOS晶体管形成于该P阱内，该NMOS晶体管的漏极为该第二n+扩散区域，其源极为该第三n+扩散区域，其基体为该P阱，而该NPN型双极结晶体管为该NMOS晶体管的一寄生横向双极结晶体管。
14.如权利要求13所述的静电放电保护电路，其中该NMOS晶体管的栅极连接于该第二电源端。
15.如权利要求13所述的静电放电保护电路，其中该NMOS晶体管的栅极连接于该静电放电侦测电路的输出端。
16.如权利要求12所述的静电放电保护电路，其中该NPN型双极结晶体管的集电极为该第二n+扩散区域，其基极为该P阱，而其发射极为该第三n+扩散区域。
17.如权利要求12所述的静电放电保护电路，其中该静电放电侦测电路为一反向器。
18.如权利要求12所述的静电放电保护电路，其中该静电放电侦测电路为一PMOS晶体管。
19.如权利要求12所述的静电放电保护电路，其中该第二p+扩散区域设置于两个该第二n+扩散区域之间。
20.如权利要求12所述的静电放电保护电路，其中该第二n+扩散区域及该第三n+扩散区域被该第二p+扩散区域所环绕住。
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