CN101626019B - 噪声防护电路 - Google Patents
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Abstract
噪声防护电路，包含设置于半导体基底中的第一N井区、第一N+扩散区域、第一P+扩散区域、第二N+扩散区域、第二N井区、第三P+扩散区域、以及第四P+扩散区域。该第一N+扩散区域设置于该第一N井区内。该第一P+扩散区域及该第二N+扩散区域，分别为N型二极管的阳极以及阴极，位于该第一N井区的第一侧。该第二N井区位于该第一N井区的第二侧。该第三P+扩散区域，以及该第四P+扩散区域，设置于该第二N井区内，且两者之间的表面上方设置有闸极。
Description
技术领域
本发明涉及一种噪声防护电路，尤其是指一种在N型二极管与其它电路元件间，插入N井的噪声防护电路。
背景技术
现今社会消费性电子产品、手持式装置非常普遍，顺应着此潮流趋势，电子产品的体积越做越小，相对地，包括在电子产品中的IC的数量及封装大小，也越求精简。因此IC的设计潮流趋向系统级芯片(system on chip，SOC)的设计方式，即是将计算机的一部分，或是加上部份的电路，放入一颗芯片内。这颗芯片会包括数字电路、模拟电路、混合信号及射频电路等等在内。这样的设计方式，大大地减小了电路板的尺寸，但也因为在这么一颗小芯片中，就包含了多种不同的电路，因此产生了一些的问题。例如模拟电路对噪声非常敏感，数字电路则抵抗噪声的能力较强，若将数字电路与模拟线路摆放得非常靠近，模拟电路非常容易受到彼此电路间的干扰。请参考图1。图1为常见电路中的噪声的示意图。在图1中，电压零伏特时的噪声为地弹噪声(接地反弹噪声，ground bouncing noise)。请参考图2及图3。图2示出了内部模拟线路7与N型二极管5、P型二极管6构成的数字电路相耦接的电路图，图3则示出了包含N型二极管5与部分内部模拟线路(包含PMOS)的半导体基底1的示意图。在图3的半导体基底1中，N型二极管5由第一P+扩散区域10以及第二N+扩散区域12构成，其中第一P+扩散区域10为N型二极管5的阳极，第二N+扩散区域12为N型二极管5的阴极。第一P+扩散区域10耦接于地(Vss)，成环状围绕第二N+扩散区域12，而第二N+扩散区域12则耦接于输入/输出端。部分内部模拟线路则包含第二N井区14，以及位于第二N井区14中的第三N+扩散区域16，第三P+扩散区域18，以及第四P+扩散区域20。第三N+扩散区域16耦接于电源(Vdd)。第三P+扩散区域18以及第四P+扩散区域20之间的表面上方有一个闸极22，与第三P+扩散区域18以及第四P+扩散区域20共同形成PMOS结构，其中第三P+扩散区域18耦接于电路节点。由图3中可看出，第二N井区14、第二N+扩散区域12、以及第一P+扩散区域10形成双极性结型晶体管(Bipolar Junction Transistor，BJT)Q1的结构。其中第二N井区14为Q1的集极，第二N+扩散区域12为Q1的射极，以及第一P+扩散区域10为Q1的基极。也就是说，当该输入/输出端因为噪声而产生低于零(Vss)的电压时，Q1的基极的电位会高于射极的电位，Q1会导通。因此，Q1的集极会从Vdd电源抽取集极电流，而造成Vdd电源的电压产生波动。此电压波动对于对噪声很敏感的内部模拟线路7来说，为不可忽视的干扰，会造成内部模拟线路7的某些信号失真，尤其当连接到运算放大器时，该噪声将被放大好几倍，对内部模拟线路7造成更严重的影响。
请参考图4。图4则示出了包含N型二极管5与部分内部模拟线路(包含NMOS)的半导体基底2的示意图。在图4的半导体基底2中，N型二极管5的结构请参考图2所示，在此不再赘述。部分内部模拟线路则包含第三P+扩散区域24，第三N+扩散区域26，以及第四N+扩散区域28。第三P+扩散区域24耦接于地(Vss)，第三N+扩散区域26以及第四N+扩散区域28之间的表面上方为闸极30，与第三N+扩散区域26以及第四N+扩散区域28共同形成NMOS结构，其中第三N+扩散区域26耦接于电路节点。由图4中可看出，第三N+扩散区域26、第二N+扩散区域12、以及第一P+扩散区域10形成双极性结型晶体管(BJT)Q2的结构。其中第三N+扩散区域26为Q2的集极，第二N+扩散区域12为Q2的射极，以及第一P+扩散区域10为Q2的基极。也就是说，当该输入/输出端因为噪声而产生低于零(Vss)的电压时，Q2的基极的电位会高于射极的电位，Q2会导通。因此，Q2的集极会从电路节点抽取集极电流，而造成该电路节点的电压产生波动。此电压波动对于对噪声很敏感的内部模拟线路7来说，为不可忽视的干扰，会造成内部模拟线路7的某些信号失真。因此如何将此种因数字电路与模拟电路放置过近而产生的噪声减到最低，成为IC设计中一项不可忽视的课题。
传统做法上，是将数字电路与模拟电路摆放的距离拉开，以避免BJT的形成。但此法又与产品设计趋向小型化的设计方针不合，并非一个适当的解决方案。另一做法是在N形二极管5与内部模拟线路7之间加入一圈保护环(guard ring)50，吸收噪声。请参考图5。图5是根据现有技术所描绘的半导体基底3的示意图，在半导体基底3中包含N型二极管5及部分内部模拟线路(包含NMOS)，以及在两者之间插入保护环50。图5的半导体基底3中，N型二极管5以及部分内部模拟线路(包含NMOS)的结构请参考图3所示，在此不再赘述。保护环50包含第二P+扩散区域52，第三N井区域54，以及位于第三N井区域54中的第五N+扩散区域56。第二P+扩散区域52耦接于地(Vss)，第五N+扩散区域56则耦接于电源(Vdd)。保护环50的作用是通过连接电源的第三N井区域54将内部模拟线路7包围起来，可以减少噪声进入内部模拟线路7的途径。也有人同时应用上述两种方法降低噪声，即将芯片中数字电路与模拟电路的距离拉开，并加入保护环保护模拟电路。此种做法数字电路与模拟电路之间所需拉开的距离较短。
上述做法在系统单芯片中均占据了相当的空间，与产品设计趋向小型化的设计方针不符，并非适当的解决方案。因此，针对模拟电路的噪声干扰，本发明提供了一种新的噪声防护电路的结构，改善现有技术中，噪声防护线路占据太多空间的缺点。
发明内容
本发明披露了一种噪声防护电路，其包含半导体基底、第一N井区、第一N+扩散区域、第一P+扩散区域、第二N+扩散区域、第二N井区、第三N+扩散区域、第三P+扩散区域、第四P+扩散区域、以及闸极。该第一N井区，设置于该半导体基底中。该第一N+扩散区域，设置于该第一N井区内，耦接于第一电源。该第一P+扩散区域，设置于该半导体基底内，耦接于该第一电源，位于该第一N井区的第一侧，该第一P+扩散区域为N型二极管的阳极。该第二N+扩散区域，位于该第一N井区的第一侧，为该N型二极管的阴极。该第二N井区，设置于该半导体基底中，位于该第一N井区的第二侧。该第三N+扩散区域，设置于该第二N井区内，耦接于第二电源。该第三P+扩散区域以及该第四P+扩散区域，设置于该第二N井区内。该闸极，设置于该第三P+扩散区域与该第四P+扩散区域之间的该第二N井区的表面上方。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第一P+扩散区域以及第二N+扩散区域形成N型二极管(Diode)。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第三P+扩散区域、第二N井区、闸极、以及第四P+扩散区域形成P型金属氧化物半导体(PMOS)。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第一N井区、第二N+扩散区域、以及第一P+扩散区域形成双极性结型晶体管(BJT)结构。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第一N井区为BJT的集极，第二N+扩散区域为BJT的射极，以及第一P+扩散区域为BJT的基极。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第二N井区、所述第二N+扩散区域、以及所述第一P+扩散区域BJT结构。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第二N井区为BJT的集极，第二N+扩散区域为所述BJT的射极，以及所述第一P+扩散区域为BJT的基极。
根据本发明的一种噪声防护电路，其中在一种实施方式中，第二N+扩散区域耦接于输入/输出端。
根据本发明的噪声防护电路，其中所述第三P+扩散区域耦接于电路节点。
本发明另外披露了一种噪声防护电路，其包含半导体基底、第一N井区、第一N+扩散区域、第一P+扩散区域、第二N+扩散区域、第三P+扩散区域、第三N+扩散区域、第四N+扩散区域、以及闸极。该第一N井区设置于该半导体基底中；该第一N+扩散区域，设置于该第一N井区内，耦接于第一电源。该第一P+扩散区域，设置于该半导体基底内，耦接于该第一电源，位于该第一N井区的第一侧，该第一P+扩散区域为N型二极管的阳极。该第二N+扩散区域，位于该第一N井区的第一侧，为该N型二极管的阴极。该第三P+扩散区域，设置于该半导体基底中，耦接于该第一电源，位于该第一N井区的第二侧。该第三N+扩散区域以及该第四N+扩散区域，设置于该半导体基底中，位于该第一N井区的第二侧。该闸极，位于该第三N+扩散区域以及该第四N+扩散区域之间的该半导体基底的表面上方。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第一P+扩散区域以及第二N+扩散区域形成N型二极管。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第三N+扩散区域、闸极、以及第四N+扩散区域形成N型金属氧化物半导体(NMOS)。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第一N井区、第二N+扩散区域、以及第一P+扩散区域形成双极性结型晶体管(BJT)结构。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第一N井区为BJT的集极，第二N+扩散区域为BJT的射极，以及第一P+扩散区域为BJT的基极。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第三N+扩散区域、第二N+扩散区域、以及第一P+扩散区域形成BJT结构。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第三N+扩散区域为BJT的集极，第二N+扩散区域为BJT的射极，以及第一P+扩散区域为BJT的基极。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第二N+扩散区域耦接于输入/输出端。
根据本发明的另一噪声防护电路，其中在一种实施方式中，第三N+扩散区域耦接于电路节点。
附图说明
图1为一常见电路中的噪声的示意图。
图2示出了内部模拟线路与N型二极管以及P型二极管构成的数字电路相耦接的电路图。
图3则示出了包含N型二极管与部分内部模拟线路(包含PMOS)的半导体基底的示意图。
图4则示出了包含N型二极管与部分内部模拟线路(包含NMOS)的半导体基底的示意图。
图5是根据现有技术所描绘的在半导体基底中的N型二极管及部分内部模拟线路(包含NMOS)之间，插入保护环的示意图。
图6是根据本发明的第一实施例所描绘的包含N型二极管与部分内部模拟线路(包含PMOS)的半导体基底的示意图。
图7是根据本发明的第二实施例所描绘的包含N型二极管与部分内部模拟线路(包含NMOS)的半导体基底的示意图。
具体实施方式
本发明所提供的噪声防护电路，是在N型二极管5与内部模拟线路7之间，插入N井，以形成另一BJT，降低噪声对内部模拟线路7的影响。
请参考图6，图6是根据本发明的第一实施例所描绘的包含N型二极管5与部分内部模拟线路(包含PMOS)的半导体基底100的示意图。半导体基底100中，N型二极管5以及部分内部模拟线路(包含PMOS)的结构请参考图3所示，在此不再赘述。所插入的第一N井区110中包括第一N+扩散区域112，第一N+扩散区域112耦接于地(Vss)。由图6中可看出，第一N井区110、第二N+扩散区域12、以及第一P+扩散区域10也形成双极性结型晶体管(BJT)Q3的结构。其中第一N井区110为Q3的集极，第二N+扩散区域12为Q3的射极，以及第一P+扩散区域10为Q3的基极。根据图6，与由第二N井区14、第二N+扩散区域12、以及第一P+扩散区域10所形成的双极性结型晶体管(BJT)Q1相比，Q3的集极与第二N+扩散区域12之间的距离比Q1的集极与第二N+扩散区域12之间的距离短，也就是Q3的基极较Q1的基极薄。因为BJT的放大倍率与基极的厚度成反比，因此可知Q3的放大倍率比Q1大，由此可推论，大部分的电流会通过Q3，Q1只通过少部分的电流。也就是说，当该输入/输出端因为噪声而产生低于零(Vss)的电压时，Q1及Q3的基极的电位会高于射极的电位，Q1及Q3均会导通。但是因为Q1和Q3的基极的厚度不同的关系，大部分的电流会通过Q3，因此Q3的集极会从地(Vss)抽取集极电流。相反地，因为通过Q1的电流很小，Q1的集极只会从Vdd电源抽取极少部分的集极电流，而不会造成Vdd电源的电压产生太大的波动，因而不会影响对噪声很敏感的内部模拟线路7。若Q3的放大倍率远大于Q1，则Vdd几乎不会被抽取任何电流，因而不会造成内部模拟线路的噪声。
请参考图7，图7是根据本发明的第二实施例所描绘的包含N型二极管5与部分内部模拟线路(包含NMOS)的半导体基底200的示意图。半导体基底200中，N型二极管5以及部分内部模拟线路(包含NMOS)的结构请参考图4所示，在此不再赘述。所插入的第一N井区110中包含第一N+扩散区域112，第一N+扩散区域112耦接于地(Vss)。由图7中可看出，第一N井区110、第二N+扩散区域12、以及第一P+扩散区域10也形成双极性结型晶体管(BJT)Q3的结构。其中第一N井区110为Q3的集极，第二N+扩散区域12为Q3的射极，以及第一P+扩散区域10为Q3的基极。根据图7，与由第三N+扩散区域26、第二N+扩散区域12、以及第一P+扩散区域10所形成的双极性结型晶体管(BJT)Q2相比，Q3的集极与第二N+扩散区域12之间的距离比Q2的集极与第二N+扩散区域12之间的距离短，也就是Q3的基极比Q2的基极薄。因为BJT的放大倍率与基极的厚度成反比，因此可知Q3的放大倍率比Q2大，由此可推论，大部分的电流会通过Q3，Q2只通过少部分的电流。也就是说，当该输入/输出端因为噪声而产生低于零(Vss)的电压时，Q1及Q2的基极的电位会高于射极的电位，Q1及Q2均会导通。但是因为Q1和Q2的基极的厚度不同的关系，大部分的电流会由Q3通过，因此Q3的集极会从地(Vss)抽取集极电流。相反地，因为通过Q2的电流很小，Q2的集极只会从所耦接的电路节点抽取极少部分的集极电流，而不会造成该电路节点的电压产生太大的波动，因而不会影响对噪声很敏感的内部模拟线路7。若Q3的放大倍率远大于Q2，则该电路节点几乎不会被抽取任何电流，因而不会造成内部模拟线路的噪声。
由上述的实施例可知，本发明通过在N型二极管与内部模拟线路之间，插入N井，以形成另一BJT，降低内部模拟线路的噪声，与传统作法比较起来，所需要的空间更小，更适合应用于系统单芯片中。
以上所述仅为本发明的优选实施例，凡根据本发明的权利要求所作的变化与修饰，皆应属于本发明的涵盖范围。
主要组件符号说明
1、2、3、100、200 半导体基底 5 N型二极管
6P型二极管 7内部模拟线路
Q1、Q2、Q3BJT 10第一P+扩散区域
12第二N+扩散区域 14第二N井区
16第三N+扩散区域 18第三P+扩散区域
20第四P+扩散区域 22、30闸极
24第三P+扩散区域 26第三N+扩散区域
28第四N+扩散区域 50保护环
52第二P+扩散区域 54第三N井区域
56第五N+扩散区域 110第一N井区
112第一N+扩散区域。
Claims (18)
1.一种噪声防护电路，其包含有：
半导体基底；
第一N井区，设置于所述半导体基底中；
第一N+扩散区域，设置于所述第一N井区内，耦接于第一电源；
第一P+扩散区域，设置于所述半导体基底内，耦接于所述第一电源，位于所述第一N井区的第一侧，所述第一P+扩散区域为N型二极管的阳极；
第二N+扩散区域，位于所述第一N井区的第一侧，为所述N型二极管的阴极；
第二N井区，设置于所述半导体基底中，位于所述第一N井区的第二侧；
第三N+扩散区域，设置于所述第二N井区内，耦接于第二电源；
第三P+扩散区域以及第四P+扩散区域，设置于所述第二N井区内；以及
闸极，设置于所述第三P+扩散区域与所述第四P+扩散区域之间的所述第二N井区的上方。
2.根据权利要求1所述的噪声防护电路，其中所述第一P+扩散区域以及所述第二N+扩散区域形成所述N型二极管。
3.根据权利要求1所述的噪声防护电路，其中所述第三P+扩散区域、所述第二N井区、所述闸极、以及所述第四P+扩散区域形成P型金属氧化物半导体。
4.根据权利要求1所述的噪声防护电路，其中所述第一N井区、所述第二N+扩散区域、以及所述第一P+扩散区域形成双极性结型晶体管结构。
5.根据权利要求4所述的噪声防护电路，其中所述第一N井区为所述双极性结型晶体管的集极，所述第二N+扩散区域为所述双极性结型晶体管的射极，以及所述第一P+扩散区域为所述双极性结型晶体管的基极。
6.根据权利要求1所述的噪声防护电路，其中所述第二N井区、所述第二N+扩散区域、以及所述第一P+扩散区域形成双极性结型晶体管结构。
7.根据权利要求6所述的噪声防护电路，其中所述第二N井区为所述双极性结型晶体管的集极，所述第二N+扩散区域为所述双极性结型晶体管的射极、以及所述第一P+扩散区域为所述双极性结型晶体管的基极。
8.根据权利要求1所述的噪声防护电路，其中所述第二N+扩散区域耦接于输入/输出端。
9.根据权利要求1所述的噪声防护电路，其中所述第三P+扩散区域耦接于电路节点。
10.一种噪声防护电路，其包含有：
半导体基底；
第一N井区，设置于所述半导体基底中；
第一N+扩散区域，设置于所述第一N井区内，耦接于第一电源；
第一P+扩散区域，设置于所述半导体基底内，耦接于所述第一电源，位于所述第一N井区的第一侧，所述第一P+扩散区域为N型二极管的阳极；
第二N+扩散区域，位于所述第一N井区的第一侧，为所述N型二极管的阴极；
第三P+扩散区域，设置于所述半导体基底中，耦接于所述第一电源，位于所述第一N井区的第二侧；
第三N+扩散区域以及第四N+扩散区域，设置于所述半导体基底中，位于所述第一N井区的第二侧；以及
闸极，位于所述第三N+扩散区域以及所述第四N+扩散区域之间的所述半导体基底的上方。
11.根据权利要求10所述的噪声防护电路，其中所述第一P+扩散区域以及所述第二N+扩散区域形成N型二极管。
12.根据权利要求10所述的噪声防护电路，其中所述第三N+扩散区域、所述闸极、以及所述第四N+扩散区域形成N型金属氧化物半导体。
13.根据权利要求10所述的噪声防护电路，其中所述第一N井区、所述第二N+扩散区域、以及所述第一P+扩散区域形成双极性结型晶体管结构。
14.根据权利要求13所述的噪声防护电路，其中所述第一N井区为所述双极性结型晶体管的集极，所述第二N+扩散区域为所述双极性结型晶体管的射极、以及所述第一P+扩散区域为所述双极性结型晶体管的基极。
15.根据权利要求10所述的噪声防护电路，其中所述第三N+扩散区域、所述第二N+扩散区域、以及所述第一P+扩散区域形成双极性结型晶体管结构。
16.根据权利要求15所述的噪声防护电路，其中所述第三N+扩散区域为所述双极性结型晶体管的集极，所述第二N+扩散区域为所述双极性结型晶体管的射极、以及所述第一P+扩散区域为所述双极性结型晶体管的基极。
17.根据权利要求10所述的噪声防护电路，其中所述第二N+扩散区域耦接于输入/输出端。
18.根据权利要求10所述的噪声防护电路，其中所述第三N+扩散区域耦接于电路节点。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| CN101626019A CN101626019A (zh) | 2010-01-13 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008101276901A Expired - Fee Related CN101626019B (zh) | 2008-07-09 | 2008-07-09 | 噪声防护电路 |
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| CN (1) | CN101626019B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601747A (zh) * | 2003-07-17 | 2005-03-30 | 财团法人工业技术研究院 | 用于芯片上静电放电防护的具有深n型井的有效开启双极结构 |
| US7106568B2 (en) * | 2004-08-27 | 2006-09-12 | United Microelectronics Corp. | Substrate-triggered ESD circuit by using triple-well |
| CN1988150A (zh) * | 2005-12-23 | 2007-06-27 | 上海华虹Nec电子有限公司 | 提高触发效率的静电放电保护元件结构 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601747A (zh) * | 2003-07-17 | 2005-03-30 | 财团法人工业技术研究院 | 用于芯片上静电放电防护的具有深n型井的有效开启双极结构 |
| US7106568B2 (en) * | 2004-08-27 | 2006-09-12 | United Microelectronics Corp. | Substrate-triggered ESD circuit by using triple-well |
| CN1988150A (zh) * | 2005-12-23 | 2007-06-27 | 上海华虹Nec电子有限公司 | 提高触发效率的静电放电保护元件结构 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101110 Termination date: 20190709 |
|
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