CN1988150A - 提高触发效率的静电放电保护元件结构 - Google Patents

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CN1988150A CN 200510111956 CN200510111956A CN1988150A CN 1988150 A CN1988150 A CN 1988150A CN 200510111956 CN200510111956 CN 200510111956 CN 200510111956 A CN200510111956 A CN 200510111956A CN 1988150 A CN1988150 A CN 1988150A
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徐向明
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Shanghai Hua Hong NEC Electronics Co Ltd
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Abstract

本发明一种静电放电保护元件结构，在Nch Buffer晶体管和阱控制的防护圈(guard－ring)之间插入一个N阱环，使得所有晶体管的体电阻都增大。在ESD发生时更容易进入击穿导通状态，而且也能使所有finger的晶体管都均匀动作，共同进入保护状态，从而达到更快更强的保护效果。

Description

提高触发效率的静电放电保护元件结构
技术领域
本发明涉及一种静电放电保护元件结构，特别涉及一种提高触发效率的静电放电保护元件结构。
背景技术
静电放电(electrostatic discharge，ESD)是一种外界大量能量通过集成电路的瞬间能量释放过程，整个的放大过程大约是100纳秒。在如此短的时间内，数百伏特、甚至是数千伏特的ESD应力要被释放。如果释放的过程不恰当，很容易造成集成电路内元件的损害。
随着半导体集成电路技术的发展，对芯片集成度的要求也越来越高。在深次微米的互补式金属氧化物半导体(CMOS)的技术中，较浅的接面深度、更薄的栅极氧化层的厚度，加入轻参杂的漏极、浅沟隔离以及自行对准金属硅化物等制程已成为标准制程。但是上述的制程却使得集成电路产品更容易遭受静电放电(electrostatic discharge，ESD)的损害，因此晶片中必须加入ESD保护电路使得集成电路免受ESD的损害。一般市场上的集成电路产品，在人体放电模式中，至少要有高于2000伏特以上耐压能力，为了承受如此大的ESD电压，ESD保护电路必须被设计成具有足够大的元件尺寸，因而增加所占用硅晶片的面积。
GGNMOS(Gate Grounded NMOS)是一种很为广泛使用的保护结构，如图1所示。为保证一定的保护强度，NMOS在布局上经常被绘制成具有并联的多指状结构(multi-finger)，如图2所示。然而，当ESD的电压产生时，由于不同位置晶体管到阱控制guard-ring的体电阻的不同会导致开启不均匀，如图3所示。在最中间的器件部分由于其离阱控制P+(guard-ring)最远，体电阻最大，最容易先于其他Finger器件开启。由于多指状布局无法同时被导通以释放ESD电流，只有部分手指布局会被导通，这些布局就会被ESD脉冲所烧坏。因此如何在器件被破坏前尽可能均匀地让所有并联finger器件开启将很大程度决定保护的整体能力。
与本发明相关的技术可参阅2004年11月3日公开的中国发明专利申请03124177.8，该发明公开了一种具有均匀导通设计的静电放电防护电路，是在多指状MOS晶体管的源极上加上电阻或电感，并借由回授电路以均匀地触发。当发生ESD轰击时，由于布局或其它因素，起初一指状元件MOS晶体管会被触发至骤回崩溃区，而在此指状元件MOS晶体管源极的电感或电阻上产生一电压降，并借由回授装置传送到其余指状元件MOS晶体管的闸极。因此，其余指状元件MOS晶体管会同时被导通。
但是，上述技术方案仍然不能保证ESD保护电路中所有并联finger器件均匀地导通。
发明内容
本发明的目的在于提供一种提高触发效率的静电放电保护元件结构，使得ESD保护电路中所有并联finger器件均匀地导通。
本发明是通过以下技术方案实现的：一种静电放电保护元件结构，该NMOS元件结构形成于一衬底的P型阱上，所述NMOS元件结构包括一栅极，设于所述P型阱中；一第一N+扩散区域，设于该P型阱中，用来当作该NMOS元件结构的漏极；一第二N+扩散区域，设于该P型阱中，用来当作该NMOS元件结构的源极；一P+扩散区域，设于该P型阱中，作为防护圈，在P+防护圈和N+扩散区域之间设有一N阱环。
此外，所述NMOS元件结构还包括复数个轻参杂漏极设于栅极周围的P型阱中，形成多指状结构。
本发明对传统layout方式作改进，在Nch Buffer晶体管和阱控制的防护圈(guard-ring)之间插入一个N阱环，使得所有晶体管的体电阻都增大。因此在ESD发生时更容易进入击穿导通状态，而且也能使所有finger的晶体管都均匀动作，共同进入保护状态，从而达到更快更强的保护效果。
附图说明
图1是传统的GGNMOS保护电路示意图；
图2是传统的NMOS布局示意图；
图3是传统的NMOS断面示意图；
图4是本发明的NMOS布局示意图；
图5是本发明的NMOS断面示意图。
具体实施方式
如图4所示，本发明一种静电放电保护元件结构对传统布局方式作改进，在Nch Buffer晶体管和阱控制的防护圈(guard-ring)之间插入一个N阱环。
如图5所示，从NMOS断面示意图上看，该NMOS元件结构形成于一衬底的P型阱上，所述NMOS元件结构包括一栅极，设于所述P型阱中；一第一N+扩散区域，设于该P型阱中，用来当作该NMOS元件结构的漏极；一第二N+扩散区域，设于该P型阱中，用来当作该NMOS元件结构的源极；一P+扩散区域，设于该P型阱中，作为防护圈，在P+防护圈和N+扩散区域之间设有一N阱环。此外，所述NMOS元件结构还包括复数个轻参杂漏极设于栅极周围的P型阱中，形成多个finger。由于加入了N阱环，使得所有晶体管的体电阻(R-sub)都增大。所以在ESD发生时更容易进入击穿导通状态，而且也能使所有finger的晶体管都均匀动作，共同进入保护状态。从而达到更快更强的保护效果。
本发明对传统布局方式作改进，不需要改变任何现有CMOS工艺，即可实现开启的均匀和ESD能力的提高，一般使用前后可以提高人体模型测试下1-2千伏特，甚至更高。

Claims (2)

1、一种静电放电保护元件结构，该NMOS元件结构形成于一衬底的P型阱上，所述NMOS元件结构包括一栅极，设于所述P型阱中；一第一N+扩散区域，设于该P型阱中，用来当作该NMOS元件结构的漏极；一第二N+扩散区域，设于该P型阱中，用来当作该NMOS元件结构的源极；一P+扩散区域，设于该P型阱中，作为防护圈，其特征在于：在P+防护圈和N+扩散区域之间设有一N阱环。
2、根据权利要求1所述的静电放电保护元件结构，其特征在于：所述NMOS元件结构还包括复数个轻参杂漏极设于栅极周围的P型阱中，形成多指状结构。
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PB01 Publication
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WD01 Invention patent application deemed withdrawn after publication