CN103151351A - 运用动态衬底电阻技术的自衬底触发esd保护器件及应用 - Google Patents

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于新海
杨银堂
柴常春
高海霞
董刚
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Abstract

本发明公开了一种运用动态衬底电阻技术的自衬底触发ESD保护器件及其应用，多叉指MOS晶体管由多个并联的指状结构构成，其中每一个叉指均存在一个寄生的横向三极管，并且各寄生横向三极管集电极通过共漏极线耦接于集成电路的I/O端或者工作电位端，而寄生横向三极管的发射极与MOS晶体管的栅极、衬底共同连接于公共接地电位端。在每一个MOS晶体管叉指的漏极中存在一个P+扩散区，并将其连接于中间叉指的源端。本发明能够改善ESD防护器件均匀导通特性，适合于集成电路中静电放电（ESD）防护器件的特性提升，可以有效降低MOS晶体管的触发电压，使得大尺寸的多叉指防护器件能够更均匀导通，提高器件的ESD防护能力，节省了版图设计面积，降低开发成本。

Description

运用动态衬底电阻技术的自衬底触发ESD保护器件及应用
技术领域
本发明属于微电子技术领域，涉及一种静电放电防护电路，尤其涉及一种改善ESD防护器件均匀导通、提升防护特性的新结构，主要应用于集成电路中实现低触发、均匀导通的静电放电防护。
背景技术
随着集成电路工艺技术日益进步、特征尺寸不断减小，静电放电（ElectroStatic Discharge）问题受到越来越多的重视。可以用作ESD防护器件的有：电阻、二极管、金氧半场效应晶体管以及可控硅整流器等等。在众多ESD防护器件中，栅接地NMOS（gate groundedNMOS，GGNMOS）场效应晶体管由于其结构简单、易于设计以及优越的静电放电防护能力而得到深入研究和广泛应用。
当静电放电发生时，NMOS会在其漏极与源极之间形成一个大的静电放电电流（ESD current），为了使得器件能承受足够高的静电放电电流，通常NMOS器件要具有较大的尺寸才能达到集成电路对静电放电的防护规格，而大尺寸NMOS一般都设计成多叉指结构。但是由于多叉指NMOS器件中的每个叉指均存在寄生横向NPN晶体管(lateral NPN,LNPN)，且中间叉指距离器件周围的P+保护环最远导致其寄生衬底电阻最大。当ESD应力施加到保护器件漏极时，中间叉指的寄生LNPN基极电压能够最快达到导通阈值，使得中间叉指将会早于其他叉指导通。一旦中间叉指NMOS被触发，ESD应力电压将会被箝位到其保持电压，则ESD电流只能通过中间叉指局部区域泄放，即出现不均匀导通现象。最终在其他叉指尚未导通前保护器件就已被损毁，使得保护器件的防护能力大大降低。因此如何实现大尺寸多叉指结构保护器件的低触发、均匀导通就成了静电防护器件设计的挑战。
科研工作者们为了应对所述挑战不断创新，针对多叉指GGNMOS保护器件不均匀导通提出了许多解决方法，包括栅耦合NMOS（gatecoupled NMOS，GCNMOS）、衬底触发NMOS(substrate trigger GGNMOS,STGGNMOS)等保护器件。GCNMOS通过栅极连接的电阻、电容将适当的电压耦合到栅上实现保护器件的均匀导通。但较高的栅偏置会引入更多沟道电流和较高电场破坏保护器件的薄栅氧，出现“过栅驱动”效应，导致ESD水平突然衰减。衬底触发NMOS通过利用保护器件与接到电源的横向二极管所构成的纵向PNP管实现衬底触发，达到增强ESD鲁棒性以及降低触发电压的目的。但该器件需要额外的RC检测电路，对设计水平要求较高且占用面积较大。另外，如图1为具有自衬底触发的GGNMOS（self substrate trigger NMOS，SSTNMOS）的布局剖面图；如图2为图1器件的版图。图1以包含四个指状结构的NMOS晶体管为例，该NMOS晶体管的每个叉指的漏极下存在一个P+扩散区，并将其连接于中间叉指的源极。当中间叉指在ESD应力下由于具有较大的寄生LNPN基极电阻而较早开启时，其从源极传导的泄放电流将其他叉指的衬底触发节点，使其它叉指的寄生LNPN基极电压升高，达到保护器件均匀开启、改善ESD保护性能的目的。然而当自衬底触发结构的中间叉指被触发，且其叉指电流流过衬底电阻触发其它叉指后，中间叉指寄生LNPN的基极和发射极间电压将变的接近于0，也就是说只要其它叉指被触发则中间叉指将被抑制直到关断。因此，自衬底触发结构虽然能够改善保护器件的均匀开启，但其ESD耐压性并未能达到应有水平。
发明内容
本发明基于所述现有技术和结构，旨在提供一种新结构能够改善保护器件均匀导通特性、并且同时增加其耐压能力，以适应于集成电路静电防护应用。
为实现所述目的，本发明采用如下改善方案：
一种运用动态衬底电阻技术的自衬底触发ESD保护器件，该自衬底触发ESD保护器件的多叉指MOS晶体管由多个并联的指状结构构成，其中每一个叉指均存在一个寄生的横向三极管，并且各寄生横向三极管的集电极通过共漏极线耦接于集成电路的I/O端或者工作电位端，而寄生横向三极管的发射极与MOS晶体管的栅极、衬底共同连接于公共接地电位端。
进一步，所述的ESD防护器件为N沟道场效应晶体管。
进一步，所述的ESD防护器件为P沟道场效应晶体管。
进一步，所述的ESD防护器件每一个叉指的漏极中存在一个P+扩散区，并将其连接于中间叉指的源端。
进一步，所述的ESD防护器件每一个叉指的漏极中存在一个N+扩散区，并将其连接于中间叉指的源端。
进一步，所述的ESD防护器件单个叉指的源极与P+衬底接触扩散之间存在一个N阱，并将其与所述MOS晶体管的漏极共同连接于集成电路的I/O端或者工作电位端。
进一步，所述的ESD防护器件单个叉指的源极与N+衬底接触扩散之间存在一个P阱，并将其与所述MOS晶体管的漏极共同连接于集成电路的I/O端或者工作电位端。
本发明的另一目的在于提供一种安装有上述运用动态衬底电阻技术的自衬底触发ESD保护器件的P沟道场效应晶体管。
本发明与现有技术相比，具有如下显著优点：
（1）本发明所述结构，引入N阱使得动态衬底电阻增大进而使得ESD保护器件具有较低的触发电压；
（2）本发明所述结构，具有很好的均匀导通特性并解决了现有技术虽然实现均匀导通但是ESD耐压值却损失很大的问题；
（3）本发明所述结构，引入N阱使得保护器件叉指的寄生横向三极管导通面积更大，热量更加容易散发来泄放更多的ESD电流；
（4）本发明所述结构，较现有技术没有增加版图面积但实现了均匀导通并保持了较高的失效电流水平，节省了版图设计面积。
附图说明
图1是现有技术自衬底触发栅接地NMOS（SSTGGNMOS）晶体管的剖面图；
图2是现有技术自衬底触发栅接地NMOS（SSTGGNMOS）晶体管的版图；
图3是本发明运用动态衬底电阻技术的自衬底触发ESD保护器件剖面图；
图4是本发明运用动态衬底电阻技术的自衬底触发ESD保护器件版图；
图5是传统栅接地NMOS（GGNMOS）、自衬底触发栅接地NMOS（SSTGGNMOS）与本发明中所述器件的击穿特性仿真曲线对比示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明揭露一种能够改善ESD保护器件均匀导通特性并同时提升其耐压值的新结构，如附图3，所述的多叉指栅接地MOS晶体管由多个并联的指状结构构成，其中每一个叉指均存在一个寄生的横向NPN三极管3，并且各寄生LNPN的集电极（即MOS晶体管的漏极）通过共漏极线耦接于集成电路的I/O端或者工作电位端4，而寄生LNPN的发射极（即MOS晶体管的源极与MOS晶体管的栅极、衬底共同连接于公共接地电位端5。
在本发明实施例中，所述的ESD防护器件每一个叉指的漏极中存在一个P+扩散区6，并将其连接于中间叉指的源端7。
在本发明实施例中，所述的ESD防护器件单个叉指的源极与P+衬底接触扩散之间存在一个N阱8，并将其与所述MOS晶体管的漏极共同连接于集成电路的I/O端或者工作电位端9。在正向ESD脉冲施加到I/O焊盘上时N阱电位为高，则N阱与P型衬底所构成的PN结处于反偏状态，且耗尽层宽度在P型衬底一侧较宽。
源自SSTGGNMOS中间叉指源极的触发电流从漏极中间的P+接触注入衬底，并由于所述反偏PN结耗尽层的存在使得电流传输路径增长，间接增大了保护器件衬底电阻。因此其增大的衬底电阻分压效应可以实现不同位置的寄生横向三极管的基极电压值10非常接近，从而实现ESD保护器件可以均匀导通，并有效降低其触发电压。
将本发明所述器件结构与传统栅接地NMOS（GGNMOS）、自衬底触发栅接地NMOS（SSTGGNMOS）基于0.18μm Salicide浅沟槽隔离CMOS工艺利用ISE TCAD器件仿真软件进行仿真分析，保护器件单个叉指宽度为50μm，沟道长度为0.8μm，叉指数为4。仿真得到的I-V特性曲线如附图5，具体关键参数值如表1：
表1三种保护结构的二次击穿电流与触发电压仿真值
Figure BDA00002985958900061
Figure BDA00002985958900071
由附图5及表1可以看出，传统GGNMOS与SSTGGNMOS的触发电压Vt1值分别为6.44V和7.65V。而动态衬底电阻SSTGGNMOS的触发电压仅为5.2V，与SSTGGNMOS相比触发电压降低了约32%。同时与栅氧化层瞬态击穿电压(约8V)相比，显然本文结构具有更大的设计余量能保障保护器件的可靠性水平。从二次击穿电流It2水平来看，SSTGGNMOS的失效电流是三种结构中最低的约为1.23A，传统GGNMOS结构的失效电流约为1.5A。而动态衬底电阻SSTGGNMOS的失效电流值最大约为1.94A(即9.7mA/μm)，完全满足常规深亚微米保护器件5mA/μm的指标要求。本发明器件结构运用于集成电路中完全可以实现低触发、均匀导通的静电防护。
由于P沟道场效应晶体管应用于ESD防护时其电路连接方式、版图布局方式以及工作机理与N沟道场效应晶体管相类似，所以本发明同样适用于P沟道场效应晶体管。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，该自衬底触发ESD保护器件的多叉指MOS晶体管由多个并联的指状结构构成，其中每一个叉指均存在一个寄生的横向三极管，并且各寄生横向三极管的集电极通过共漏极线耦接于集成电路的I/O端或者工作电位端，而寄生横向三极管的发射极与MOS晶体管的栅极、衬底共同连接于公共接地电位端。
2.根据权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，所述的ESD防护器件为N沟道场效应晶体管。
3.根据权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，所述的ESD防护器件为P沟道场效应晶体管。
4.根据权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，所述的ESD防护器件每一个叉指的漏极中存在一个P+扩散区，并将其连接于中间叉指的源端。
5.根据权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，所述的ESD防护器件每一个叉指的漏极中存在一个N+扩散区，并将其连接于中间叉指的源端。
6.根据权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，所述的ESD防护器件单个叉指的源极与P+衬底接触扩散之间存在一个N阱，并将其与所述MOS晶体管的漏极共同连接于集成电路的I/O端或者工作电位端。
7.根据权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件，其特征在于，所述的ESD防护器件单个叉指的源极与N+衬底接触扩散之间存在一个P阱，并将其与所述MOS晶体管的漏极共同连接于集成电路的I/O端或者工作电位端。
8.一种安装有如权利要求1所述的运用动态衬底电阻技术的自衬底触发ESD保护器件的P沟道场效应晶体管。
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