CN102544067A - 一种基于nmos管辅助触发的双向可控硅器件 - Google Patents

Abstract

本发明公开了一种基于NMOS管辅助触发的双向可控硅器件，包括P衬底层和四个NMOS管；P衬底层上设有第一N阱、P阱和第二N阱；第一N阱上设有第一N+有源注入区、第一P+有源注入区和第二N+有源注入区；第二N阱上设有第三N+有源注入区、第二P+有源注入区和第四N+有源注入区；第三N+有源注入区与第二NMOS管相连，第一NMOS管与第一金属电极相连；第二N+有源注入区与第三NMOS管相连，第四NMOS管与第二金属电极相连。本发明可控硅器件利用NMOS管作为辅助触发单元，使得器件具有可调且较低的正反向击穿电压，使得器件可适用于一些混合电压接口电路或者不同电源域间的ESD防护应用。

Description

一种基于NMOS管辅助触发的双向可控硅器件

技术领域

本发明属于集成电路静电防护技术领域，具体涉及一种基于NMOS管辅助触发的双向可控硅器件。

背景技术

自然界的静电放电(ESD)现象对集成电路的可靠性构成了严重的威胁。在工业界，集成电路产品的失效30％都是由于遭受静电放电现象所引起的，而且越来越小的工艺尺寸，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。

静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在ESD防护的发展过程中，二极管、GGNMOS(栅接地的NMOS管)、SCR(可控硅)等器件通常被作为ESD防护单元。对于现代CMOS(互补金属氧化物半导体)集成电路，在芯片的输入\输出端通常带有输入缓冲级\输出缓冲级或者是MOS器件的栅极作为输入。因此，在发生ESD事件时，ESD应力会直接施加在栅氧上，如果ESD器件开启不够及时或者箝位电压过高的话，很可能发生栅氧击穿现象，从而对芯片造成破坏。

由于单向SCR结构具有低维持电压，高电流泄放能力等特点，所以单向SCR结构在ESD防护中有着很广的应用。

图1为一种CMOS工艺下的单向SCR结构，该单向SCR在一个方向上的触发电压较高，而在另一个方向上为寄生二极管结构，触发电压很低且不可调，因此，该结构很难直接应用片上ESD防护，尤其不能应用在一些要求双向触发电压可调且较低的混合电压域接口电路ESD防护上。

图2为一种CMOS工艺下的双向SCR结构，该结构相比单向SCR结构，在两个方向都具有相同的触发电压，但触发电压值同样过高且不可调，在深亚微米工艺下，难以保护脆弱的栅氧。

发明内容

针对现有技术所存在的上述技术缺陷，本发明公开了一种基于NMOS管辅助触发的双向可控硅器件，使得可控硅在两个方向上具有双向可调且较低的触发电压，可直接应用于深亚微米工艺下的一些混合电压接口电路的ESD防护。

一种基于NMOS管辅助触发的双向可控硅器件，包括：

P衬底层和四个NMOS管；

所述的P衬底层上从左到右依次设有第一N阱、P阱和第二N阱，所述的P阱与第一N阱和第二N阱并排相连；

所述的第一N阱上从左到右依次并排设有第一N+有源注入区、第一P+有源注入区和第二N+有源注入区；所述的第二N阱上从左到右依次并排设有第三N+有源注入区、第二P+有源注入区和第四N+有源注入区；

所述的第一N+有源注入区和第一P+有源注入区通过第一金属电极相连，所述的第二P+有源注入区和第四N+有源注入区通过第二金属电极相连；

所述的第三N+有源注入区与第二NMOS管的漏极相连，第一NMOS管的源极与第一金属电极相连；所述的第二N+有源注入区与第三NMOS管的漏极相连，第四NMOS管的源极与第二金属电极相连；第一NMOS管的栅极、漏级、阱电极和第二NMOS管的栅极、源极、阱电极六极共连，第三NMOS管的栅极、源极、阱电极和第四NMOS管的栅极、漏级、阱电极六极共连。

所述的第一N+有源注入区与第一P+有源注入区、第一P+有源注入区与第二N+有源注入区、第二N+有源注入区与第三N+有源注入区、第三N+有源注入区与第二P+有源注入区或第二P+有源注入区与第四N+有源注入区通过浅槽隔离。

所述的可控硅器件的等效电路由四个电阻、三个三极管和四个NMOS管构成；其中，第一三极管的发射极与第一电阻的一端和第一NMOS管的源极相连并构成可控硅器件的第一电极，基极与第一电阻的另一端、第三NMOS管的漏极和第三三极管的发射极或集电极相连，集电极与第三电阻的一端相连；第二三极管的发射极与第二电阻的一端和第四NMOS管的源极相连并构成可控硅器件的第二电极，基极与第二电阻的另一端、第二NMOS管的漏极和第三三极管的集电极或发射极相连，集电极与第四电阻的一端相连；第三三极管的基极与第三电阻的另一端和第四电阻的另一端相连；第一NMOS管的栅极、漏级、阱电极和第二NMOS管的栅极、源极、阱电极六极共连，第三NMOS管的栅极、源极、阱电极和第四NMOS管的栅极、漏级、阱电极六极共连。

所述的第一三极管和第二三极管均为PNP型三极管，所述的第三三极管为NPN型三极管。

所述的第一三极管由所述的第一P+有源注入区、第一N阱和P阱构成；所述的第二三极管由所述的第二P+有源注入区、第二N阱和P阱构成；所述的第三三极管由第一N阱、第二N阱和P阱构成；所述的第一电阻和第三电阻为第一N阱的寄生电阻；所述的第二电阻和第四电阻为第二N阱的寄生电阻。

本发明可控硅器件的保护电压范围可达(1.2～5)V，触发电压为(5～12)V。

本发明可控硅器件利用NMOS管作为辅助触发单元，使得器件具有可调且较低的触发电压，实现低触发电压的ESD防护；同时该可控硅器件具有双向的正反向击穿电压，使得器件可适用于深亚微米工艺下的片上ESD防护，尤其可适用于一些混合电压接口电路或者不同电源域间的ESD防护应用。

附图说明

图1为传统单向可控硅器件的结构示意图。

图2为传统双向可控硅器件的结构示意图。

图3为本发明可控硅器件的实施版图。

图4为图3沿AA’方向的剖面示意图。

图5为本发明可控硅器件的等效电路图。

图6(a)为当ESD事件发生于A端口时本发明可控硅器件的ESD电流泄放路径图。

图6(b)为当ESD事件发生于K端口时本发明可控硅器件的ESD电流泄放路径图。

图7为本发明可控硅器件的结构示意图。

图8为本发明可控硅器件和传统双向可控硅器件的电流电压特性示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案及其相关原理进行详细说明。

如图3和图4所示，一种基于NMOS管辅助触发的双向可控硅器件，包括：

P衬底层10和四个NMOS管；

P衬底层10上从左到右依次设有第一N阱21、P阱23和第二N阱22，P阱23与第一N阱21和第二N阱22并排相连；

第一N阱21上从左到右依次并排设有第一N+有源注入区41、第一P+有源注入区51和第二N+有源注入区42；第二N阱22上从左到右依次并排设有第三N+有源注入区43、第二P+有源注入区52和第四N+有源注入区44；

第一N+有源注入区41和第一P+有源注入区51通过第一金属电极61相连，第二P+有源注入区52和第四N+有源注入区44通过第二金属电极62相连；

第三N+有源注入区43与第二NMOS管N2的漏极相连，第一NMOS管N1的源极与第一金属电极61相连；第二N+有源注入区42与第三NMOS管N3的漏极相连，第四NMOS管N4的源极与第二金属电极62相连；第一NMOS管N1的栅极、漏级、阱电极和第二NMOS管N2的栅极、源极、阱电极六极共连，第三NMOS管N3的栅极、源极、阱电极和第四NMOS管N4的栅极、漏级、阱电极六极共连。

第一N+有源注入区41与第一P+有源注入区51、第一P+有源注入区51与第二N+有源注入区42、第二N+有源注入区42与第三N+有源注入区43、第三N+有源注入区43与第二P+有源注入区52以及第二P+有源注入区52与第四N+有源注入区44均通过浅槽3隔离，浅槽3内填充有氧化硅。

如图5所示，本实施方式可控硅器件的等效电路由四个电阻R1～R4、三个三极管Q1～Q3和四个NMOS管N1～N4构成；其中，第一三极管Q1的发射极与第一电阻R1的一端和第一NMOS管N1的源极相连并构成可控硅器件的A电极，基极与第一电阻R1的另一端、第三NMOS管N3的漏极和第三三极管Q3的发射极或集电极相连，集电极与第三电阻R3的一端相连；第二三极管Q2的发射极与第二电阻R2的一端和第四NMOS管N4的源极相连并构成可控硅器件的K电极，基极与第二电阻R2的另一端、第二NMOS管N2的漏极和第三三极管Q3的集电极或发射极相连，集电极与第四电阻R4的一端相连；第三三极管Q3的基极与第三电阻R3的另一端和第四电阻R4的另一端相连；第一NMOS管N1的栅极、漏级、阱电极和第二NMOS管N2的栅极、源极、阱电极六极共连，第三NMOS管N3的栅极、源极、阱电极和第四NMOS管N4的栅极、漏级、阱电极六极共连。

第一三极管Q1和第二三极管Q2均为PNP型三极管，第三三极管Q3为NPN型三极管。

第一三极管Q1由第一P+有源注入区51、第一N阱21和P阱23构成；第二三极管Q2由第二P+有源注入区52、第二N阱22和P阱23构成；第三三极管Q3由第一N阱21、第二N阱22和P阱23构成；第一电阻R1和第三电阻R3为第一N阱21的寄生电阻；第二电阻R2和第四电阻R4为第二N阱22的寄生电阻。

如图6(a)和图7所示，当ESD事件发生在A端，而K端接地时，ESD电流在A端上产生的电压会导致第一N阱21和P阱23所构成的反向PN结发生雪崩击穿，当雪崩击穿产生的载流子在第一电阻R1上所产生的压降达到第一P+有源注入区51和第一N阱21所构成的正向二极管的开启电压(0.7V)时，寄生的SCR路径开启，并将A端电压箝位在一个较低电位，此时的ESD电流将通过SCR路径来泄放。由于NMOS管的存在，第三NMOS管N3会先于第一N阱21和P阱23所构成的反向PN结发生雪崩击穿；通过加入的第二N+有源注入区42来提供辅助电流路径，使第一电阻R1产生足够压降让第一三极管Q1更早开启；故触发电压要比不接NMOS管的情况下要低。由于当ESD事件发生在K端，而A端接地时，若不加第四NMOS管N4，ESD应力电流会直接从第三NMOS管N3反向寄生二极管路径流过，所以需加入第四NMOS管N4防止此情况发生。

如图6(b)和图7所示，当ESD事件发生在K端，而A端接地时，ESD电流在K端上产生的电压会导致第二N阱22和P阱23所构成的反向PN结发生雪崩击穿，当雪崩击穿产生的载流子在第二电阻R2上所产生的压降达到第二P+有源注入区52和第二N阱22所构成的正向二极管的开启电压(0.7V)时，寄生的SCR路径开启，并将K端电压箝位在一个较低电位，此时的ESD电流将通过SCR路径来泄放。同时，也由于NMOS管的存在，第二NMOS管N2会先于第二N阱22和P阱23所构成的反向PN结发生雪崩击穿；通过加入的第三N+有源注入区43来提供辅助电流路径，使第二电阻R2产生足够压降让第二三极管Q2更早开启；故触发电压要比不接NMOS管的情况下要低。同时，也由于当ESD事件发生在A端，而K端接地时，若不加第一NMOS管N1，ESD应力电流会直接从第二NMOS管N2反向寄生二极管路径流过，所以需加入第一NMOS管N1防止此情况发生。

图8所示了本实施方式与传统双向可控硅器件在ESD应力由A端至K端下的电流电压特性，从图中可以看出传统双向可控硅器件的触发电压为34.4V，而本实施方式的触发电压只有10.8V；由于两种结构为双向且对称，当ESD应力由K至A，所得的电流电压特性曲线对称。由于NMOS管的存在，提供了额外辅助电流路径，使寄生的三极管提前开启，大大降低了可控硅器件的触发电压，并且可以通过调整第二NMOS管和第三NMOS管的溃崩电压的大小来调整双向触发电压的大小，适用于深亚微米以下的片上ESD防护。

Claims (2)

1.一种基于NMOS管辅助触发的双向可控硅器件，其特征在于，包括：

P衬底层(10)和四个NMOS管；

所述的P衬底层(10)上从左到右依次设有第一N阱(21)、P阱(23)和第二N阱(22)，所述的P阱(23)与第一N阱(21)和第二N阱(22)并排相连；

所述的第一N阱(21)上从左到右依次并排设有第一N+有源注入区(41)、第一P+有源注入区(51)和第二N+有源注入区(42)；所述的第二N阱(22)上从左到右依次并排设有第三N+有源注入区(43)、第二P+有源注入区(52)和第四N+有源注入区(44)；

所述的第一N+有源注入区(41)和第一P+有源注入区(51)通过第一金属电极(61)相连，所述的第二P+有源注入区(52)和第四N+有源注入区(44)通过第二金属电极(62)相连；

所述的第三N+有源注入区(43)与第二NMOS管的漏极相连，第一NMOS管的源极与第一金属电极(61)相连；所述的第二N+有源注入区(42)与第三NMOS管的漏极相连，第四NMOS管的源极与第二金属电极(62)相连；第一NMOS管的栅极、漏级、阱电极和第二NMOS管的栅极、源极、阱电极六极共连，第三NMOS管的栅极、源极、阱电极和第四NMOS管的栅极、漏级、阱电极六极共连。

2.根据权利要求1所述的基于NMOS管辅助触发的双向可控硅器件，其特征在于：所述的第一N+有源注入区(41)与第一P+有源注入区(51)、第一P+有源注入区(51)与第二N+有源注入区(42)、第二N+有源注入区(42)与第三N+有源注入区(43)、第三N+有源注入区(43)与第二P+有源注入区(52)或第二P+有源注入区(52)与第四N+有源注入区(44)通过浅槽(3)隔离。

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