CN111129006B - 用于soi智能功率集成电路的双向低触发电压的esd保护结构 - Google Patents
用于soi智能功率集成电路的双向低触发电压的esd保护结构 Download PDFInfo
- Publication number
- CN111129006B CN111129006B CN202010068010.4A CN202010068010A CN111129006B CN 111129006 B CN111129006 B CN 111129006B CN 202010068010 A CN202010068010 A CN 202010068010A CN 111129006 B CN111129006 B CN 111129006B
- Authority
- CN
- China
- Prior art keywords
- triode
- injection region
- well
- diode
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 30
- 239000010703 silicon Substances 0.000 title claims abstract description 30
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 23
- 239000012212 insulator Substances 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000002347 injection Methods 0.000 claims description 60
- 239000007924 injection Substances 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 12
- 239000007943 implant Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000002513 implantation Methods 0.000 description 16
- 230000003071 parasitic effect Effects 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 7
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000000740 bleeding effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，包括：可控硅结构和双向辅助触发电路；可控硅结构包括：SOI衬底上设置的第二三极管以及第一三极管和第三三极管，双向辅助触发电路包括：第一、第二RC串联电路、第一、第二二极管，以及在SOI衬底一端设置第一NMOS管，另一端设置第二NMOS管；第一RC串联电路一端连接第一端口、另一端串联第一NMOS管、第一二极管，第一二极管连接第二三极管的基极，第一端口连接第三三极管的发射极和基极；第二RC串联电路一端连接第二端口、另一端串联第二NMOS管、第二二极管，第二二极管连接第二三极管的基极，第二端口连接第一三极管的发射极和基极，降低SCR结构的触发电压，保护内部电路。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及用于SOI智能功率集成电路的双向低触发电压的ESD保护结构。
背景技术
静电放电（ESD，Electron Static Discharge）是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时1000ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD保护结构来泄放静电电荷以保护栅极氧化层显得十分重要。
ESD现象的模型主要有四种：人体放电模型（HBM）、机械放电模型（MM）、器件充电模型（CDM）以及电场感应模型（FIM）。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。
随着SOI技术的快速进展，SOI功率集成电路的ESD保护已成为一个主要的可靠性设计问题。在SOI功率集成电路中，二极管、GGNMOS、SCR等都可以用来充当ESD 保护器件，其中可控硅器件（SCR）是最具有效率的 ESD 保护器件之一。
可控硅 （Silicon Controlled Rectifier – SCR）在功率器件中广泛应用，因为它可以在高阻态与低阻态之间切换，可用作电源开关，然而它同时也是十分有效的 ESD 保护器件，由于其维持电压很低，所以能够承受很高的ESD 电流，因此，SCR 天然具有高的ESD鲁棒性。相较其他 ESD 保护器件，SCR 器件的单位面积 ESD 保护能力最强。一般SCR器件为单方向ESD 保护器件（图1所示），在另外一个方向的ESD保护由寄生二极管或者并联一个二极管来完成。采用额外的二极管来进行另外一个方向的ESD保护，会增大版图面积。在一些有输入端口需要承受负电压的电路中，如果IO电压低于-0.7V,GND电压为0V，采用二极管进行反方向保护时，二极管在正常工作时就会导通，产生漏电，影响防护性能。因此，现有还提出可以采用双向SCR结构进行保护。
但是，一般SCR结构的触发电压过高，简单SCR的触发电压与N阱P阱形成的PN结的反向击穿电压相当，在十几伏到几十伏之间，如此高的击穿电压对内部电路元件形成有效的ESD保护，因为在SCR开启之前，内部电路元件已经被ESD脉冲电压打坏。
因此，如何有效降低SCR器件的触发电压是目前亟待解决的技术问题。
发明内容
鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的用于SOI智能功率集成电路的双向低触发电压的ESD保护结构。
本发明实施例提供一种用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，包括：
可控硅结构和所述可控硅结构外部的双向辅助触发电路；
所述可控硅结构包括：SOI衬底上设置的第二三极管以及寄生的第一三极管和寄生的第三三极管，所述第一三极管的集电极与所述第二三极管的基极连接，所述第三三极管的集电极与所述第二三极管的基极连接；
所述双向辅助触发电路包括：第一RC串联电路、第二RC串联电路、第一二极管、第二二极管，以及在所述SOI衬底一端设置第一NMOS管，另一端设置第二NMOS管，所述第一NMOS管与所述第一三极管相隔离，所述第二NMOS管与所述第三三极管相隔离；
其中，所述第一RC串联电路一端连接第一端口、另一端串联第一NMOS管、第一二极管，所述第一二极管连接所述第二三极管的基极，所述第一端口还连接所述第三三极管的发射极和基极；
所述第二RC串联电路一端连接第二端口、另一端串联第二NMOS管、第二二极管，所述第二二极管连接所述第二三极管的所述基极，所述第二端口还连接所述第一三极管的发射极和基极。
进一步地，
在所述SOI衬底上形成的第一N阱，所述第一N阱中设置相互隔离开的第一N+注入区、第一P+注入区，在所述第一N阱上，且位于所述第一N+注入区、所述第一P+注入区之间设置电阻；
在所述SOI衬底上与所述第一N阱相邻形成的第一P阱，所述第一P阱中设置第三P+注入区；
在所述SOI衬底上与所述第二三极管相邻形成的第二N阱，所述第二N阱中设置相互隔离开的第二P+注入区、第二N+注入区；
所述第一N阱、所述第一P阱、所述第二N阱构成所述第二三极管，所述第一P+注入区、第一N阱、第三P+注入区构成所述第三三极管，所述第二P+注入区、第二N阱、第三P+注入区构成所述第一三极管。
进一步地，所述第一NMOS管具体包括：在所述SOI衬底上与所述第一N阱相隔离的第二P阱，所述第二P阱中设置第三N+注入区、第四N+注入区，在所述第二P阱上，且位于所述第三N+注入区和所述第四N+注入区之间设置第一金属电极；
所述第一金属电极连接所述第一RC串联电路，所述第四N+注入区连接所述第一二极管，所述第三N+注入区连接所述第二端口；
所述第二NMOS管具体包括：在所述SOI衬底上与所述第二N阱相隔离的第三P阱，所述第三P阱包括第五N+注入区、第六N+注入区，在所述第三P阱上，且位于所述第五N+注入区和所述第六N+注入区之间设置第二金属电极；
所述第二金属电极连接所述第二RC串联电路，所述第五N+注入区连接所述第二二极管，所述第六N+注入区连接所述第一端口。
进一步地，在所述第二P阱相邻两侧均设置到达所述SOI衬底的埋氧层的第一深沟道隔离层；
在所述第三P阱相邻两侧均设置有达到所述埋氧层的第二深沟道隔离层。
进一步地，所述第一三极管具体为PNP型三极管；
所述第二三极管具体为NPN型三极管；
所述第三三极管具体为PNP型三极管。
进一步地，若所述第一端口达到触发电压，且所述第二端口接地，则所述第二三极管、所述第三三极管导通，形成第一泄放路径。
进一步地，所述第一泄放路径具体为所述第二P+注入区、所述第二N阱、所述第一P阱、所述第一N阱、所述第一N+注入区。
进一步地，若所述第二端口达到触发电压，且所述第一端口接地，则所述第二二极管、所述第一三极管导通，形成第二泄放路径。
进一步地，所述第二泄放路径具体为所述第一P+注入区、所述第一N阱、所述第一P阱、所述第二N阱，所述第二N+注入区。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提供的一种用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，包括：可控硅结构和可控硅结构外部的双向辅助触发电路，该可控硅结构包括：SOI衬底上设置的第二三极管以及寄生的第一三极管和寄生的第三三极管，该第一三极管的集电极与第二三极管的基极连接，第三三极管的集电极与第二三极管的基极连接，在该SOI衬底一端设置第一NMOS管、另一端设置第二NMOS管，该第一NMOS管与第一三极管相隔离，第二NMOS管与第三三极管相隔离；双向辅助触发电路包括：第一RC串联电路、第二RC串联电路、第一二极管、第二二极管；其中，第一RC串联电路一端连接第一端口、另一端串联第一NMOS管、第一二极管、第一二极管连接第二三极管的基极，第一端口还连接第三三极管的发射极；该第二RC串联电路一端连接第二端口、另一端串联第二NMOS管、第二二极管，该第二二极管连接第二三极管的基极，第二端口还连接第一三极管的发射极和基极，采用双向SCR的ESD防护结构使得电路的IO端口承受负电压，该双向SCR结构去除了现有单向SCR结构需要反向并联二极管的需求，采用外部的双向辅助触发电路，不仅能够降低可控硅结构（SCR结构）的触发电压，保护内部电路，而且，该双向辅助触发电路还为可控硅结构（SCR结构）分担了一部分电流泄放的任务，加快了静电电流泄放速度。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考图形表示相同的部件。在附图中：
图1示出了现有的SCR器件为单方向ESD 保护器件的结构示意图；
图2示出了本发明实施例中的集成电路双向辅助触发电路的结构示意图；
图3示出了本发明实施例中的用于SOI智能功率集成电路的双向低触发电压的ESD保护结构的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
本发明实施例提供了用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，如图2所示，包括可控硅（SCR）结构以及该可控硅外部的双向辅助触发电路。
该双向辅助触发电路可降低触发电压，也为该可控硅结构分担了一部分ESD泄放电路，进而提高了器件的ESD防护能力。
其中，该可控硅结构具体包括：SOI衬底，以及SOI衬底上设置的第二三极管103以及寄生的第一三极管102和寄生的第三三极管104，其中，该第一三极管102的发射极与第二二极管110的基极连接，第三三极管104的基极与第二三极管103的集电极连接。
该双向辅助触发电路包括：第一RC串联电路107、第二RC串联电路108、第一二极管109、第二二极管110，以及在SOI衬底一端设置第一NMOS管105、另一端设置第二NMOS管106，该第一NMOS管105与第一三极管102相隔离，该第二NMOS管106与第三三极管104相隔离。
其中，该第一RC串联电路107一端连接第一端口T1，另一端串联第一NMOS管105、第一二极管109，该第一二极管109连接第二三极管103的基极，第一端口T1还连接第三三极管104的发射极和基极。
该第二RC串联电路108一端连接第二端口T2，另一端串联第二NMOS管106、第二二极管110，该第二二极管110连接第二三极管103的基极，第二端口T2还连接第一三极管102的集电极和基极。
由此获得该具有双向辅助触发电路的ESD保护结构。
该第一RC串联电路107和第二RC串联电路108中均包括电阻和电容，具体地，在电容放电时的输出端串联第一NMOS管105或第二NMOS管106。
在具体的实施方式中，该SOI衬底包括：由下至上的硅衬底（Si）1011、埋氧层（BOX）1012、顶硅层（P-sub）1013。
在具体的实施方式中，在该SOI衬底上设置第二三极管103、以及寄生的第一三极管102和寄生的第三三极管104，具体是在该顶硅层1013上形成的。
在SOI衬底上形成的第一N阱201，该第一N阱201中设置相互隔离开的第一N+注入区2011、第一P+注入区2012，在第一N阱201上，且位于第一N+注入区2011、第一P+注入区2012之间设置电阻2013。
在SOI衬底上与第一N阱201相邻形成第一P阱202，该第一P阱202中设置第三P+注入区2021。
在SOI衬底上与第一P阱202相邻形成的第二N阱203，该第二N阱203中设置第二P+注入区2031、第二N+注入区2032。
该第一N阱201、第一P阱202、第二N阱203构成第二三极管103，第一P+注入区2012、第一N阱201、第三P+注入区2021构成寄生的第三三极管104，第二P+注入区2031、第二N阱203、第三P+注入区2021构成寄生的第一三极管102。其中，该第二三极管103为双向的三极管。
该第一P阱202两侧的第一N阱201和第二N阱203相对于该第一P阱202呈对称结构，使得两个泄放路径保持一致。
具体地，该第一三极管102具体为PNP型三极管，该第二三极管103具体为NPN型三极管，第三三极管104具体为PNP型三极管。
在一种可选的实施方式中，该第一NMOS管105具体包括：在SOI衬底上与第一N阱201相隔离的第二P阱206，该第二P阱206中设置第三N+注入区2061、第四N+注入区2062，在该第二P阱206上，且位于第三N+注入区2061和第四N+注入区2062之间设置第一金属电极2063。
该第一金属电极2063连接第一RC串联电路107，该第四N+注入区2062连接第一二极管109，该第三N+注入区2061连接第二端口T2。
具体地，该第一NMOS管105的栅极与该第一RC串联电路107连接，该第一NMOS管105的漏极与该第一二极管109连接，该第一NMOS管105的源极与该第二端口T2连接。
该第二NMOS管106具体包括：在SOI衬底上与第二N阱203相隔离的第三P阱207，该第三P阱207中设置第五N+注入区2071、第六N+注入区2072，在第三P阱上，且位于第五N+注入区2071和第六N+注入区2072之间设置第二金属电极2073。
该第二金属电极2073连接第二RC串联电路108，该第五N+注入区2071连接第二二极管110，该第六N+注入区2072连接第一端口T1。
具体地，该第二NMOS管106的栅极与该第二RC串联电路108连接，该第二NMOS管106的漏极与第二二极管110连接，该第二NMOS管106的源极与该第一端口T1连接。
在一种可选的实施方式中，在该第二P阱206相邻两侧均设置到达该SOI衬底的埋氧层的第一深沟道隔离层TR；在该第三P阱207相邻两侧均设置到达该埋氧层的第二深沟道隔离层TR。采用该深沟道隔离层可以将器件与其他器件全介质隔离，大大减小了漏电。
采用该ESD保护结构，其防护原理如下：
若第一端口T1达到触发电压，第二端口T2接地，则第一三极管102、第二三极管103导通，形成第一泄放路径，其中，第二三极管103形成第第一方向的导通。
比如，第一端口T1与第二端口T2之间大概在 2~3V左右开启，其开启时间与其通路中的RC时间常数有关，比如，将RC时间常数设为8ns左右，其远远小于静电电荷的泄放时间（几百纳秒）。在该ESD保护结构的静电电荷在第一端口T1进行触发时，在电容充放电作用下，与该第一端口T1串联的第一RC串联电路中的电容C充电8nm左右，使得电容C处的电位维持8ns左右的高电压，使得串联结构中的第一NMOS管105、第一二极管102在4ns内导通，然后，电流从该第一P阱202的第三P+注入区2021进入，然后注入第二N阱203中，此时，该第二N阱203的电位降低，同时，该第一P阱202与第二N阱203之间的电压大于0.7V，该第二三极管103导通，即由第二N阱203至第一P阱202的第一方向的导通，在第一端口T1的触发电流到达该第二P+注入区2031，即第三三极管104的发射极，则第二N阱203的电位降低，在第二P+注入区2031与该第二N阱203之间的电压大于0.7V时，该第三三极管104导通，形成第一泄放路径。该第一泄放路径具体为第二P+注入区2031、第二N阱203、第一P阱202、第一N阱201，第一N+注入区2011。
同理，若该第二端口T2达到触发电压，第一端口T1接地，则第二三极管103、第三三极管104形成第二泄放路径。其中，第二三极管103形成第二方向的导通。
具体地，在第二端口T2发生触发电压，在电容耦合作用下，与该第一端口T2串联的第二RC串联电路中的电容C充电8nm，使得电容C处的电位维持8ns左右的高电压，使得串联结构中的第二NMOS管106、第二二极管110在4ns内导通，然后，电流从该第一P阱202的第三P+注入区2021进入，然后注入第一N阱201中，此时，该第一N阱201的电位降低，同时，该第一P阱202与第一N阱201之间的电压大于0.7V，该第二三极管103导通，即由第一N阱201至第一P阱202的第二方向的导通；在第二端口T2的触发电流到达该第一P+注入区2012，即第一三极管102的发射极，则第一N阱201的电位降低，在第一P+注入区2012与该第一N阱201之间的电压大于0.7V时，该第一三极管102导通。形成第二泄放路径。该第二泄放路径具体为第一P+注入区2012、第一N阱201、第一P阱202、第二N阱203，第二N+注入区2032。
而且，该可控硅的中间区域，即第一P阱202的宽度D可以用来进一步调整上述两条泄放路径的维持电压。
采用上述的双向辅助触发电路可以有效降低触发电压，且该双向辅助触发电路为该可控硅结构分担了一部分ESD泄放电流，加快了静电电流泄放速度，提高了器件的ESD防护能力。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
本发明提供的用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，包括：可控硅结构和可控硅结构外部的双向辅助触发电路，该可控硅结构包括：SOI衬底上设置的第二三极管以及寄生的第一三极管和寄生的第三三极管，该第一三极管的集电极与第二三极管的基极连接，第三三极管的集电极与第二三极管的基极连接，在该SOI衬底一端设置第一NMOS管、另一端设置第二NMOS管，该第一NMOS管与该第一三极管相隔离，该第二NMOS管与第三三极管相隔离；双向辅助触发电路包括：第一RC串联电路、第二RC串联电路、第一二极管、第二二极管；其中，第一RC串联电路一端连接第一端口、另一端串联第一NMOS管、第一二极管、第一二极管连接第二三极管的基极，第一端口还连接第三三极管的发射极；该第二RC串联电路一端连接第二端口、另一端串联第二NMOS管、第二二极管，该第二二极管连接第二三极管的基极，第二端口还连接第一三极管的发射极和基极，采用双向SCR的ESD防护结构使得电路的IO端口承受负电压，该双向SCR结构去除了现有单向SCR结构需要反向并联二极管的需求，采用外部的双向辅助触发电路，不仅能够降低可控硅结构（SCR结构）的触发电压，保护内部电路，而且，该双向辅助触发电路还为可控硅结构（SCR结构）分担了一部分电流泄放的任务，加快了静电电流泄放速度。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，其特征在于，包括：
可控硅结构和所述可控硅结构外部的双向辅助触发电路；
所述可控硅结构包括：SOI衬底上设置的第二三极管以及第一三极管和第三三极管，所述第一三极管的集电极与所述第二三极管的基极连接，所述第三三极管的集电极与所述第二三极管的基极连接；
所述双向辅助触发电路包括：第一RC串联电路、第二RC串联电路、第一二极管、第二二极管，以及在所述SOI衬底一端设置第一NMOS管，另一端设置第二NMOS管，所述第一NMOS管和所述第一三极管相隔离，所述第二NMOS管与所述第三三极管相隔离；
其中，所述第一RC串联电路一端连接第一端口、另一端串联第一NMOS管、第一二极管，所述第一二极管连接所述第二三极管的基极，所述第一端口还连接所述第三三极管的发射极和基极；
所述第二RC串联电路一端连接第二端口、另一端串联第二NMOS管、第二二极管，所述第二二极管连接所述第二三极管的所述基极，所述第二端口还连接所述第一三极管的发射极和基极。
2.如权利要求1所述的ESD保护结构，其特征在于，
在所述SOI衬底上形成的第一N阱，所述第一N阱中设置相互隔离开的第一N+注入区、第一P+注入区，在所述第一N阱上，且位于所述第一N+注入区、所述第一P+注入区之间设置电阻；
在所述SOI衬底上与所述第一N阱相邻形成的第一P阱，所述第一P阱中设置第三P+注入区；
在所述SOI衬底上与所述第二三极管相邻形成的第二N阱，所述第二N阱中设置相互隔离开的第二P+注入区、第二N+注入区；
所述第一N阱、所述第一P阱、所述第二N阱构成所述第二三极管，所述第一P+注入区、第一N阱、第三P+注入区构成所述第三三极管，所述第二P+注入区、第二N阱、第三P+注入区构成所述第一三极管。
3.如权利要求2所述的ESD保护结构，其特征在于，所述第一NMOS管具体包括：在所述SOI衬底上与所述第一N阱相隔离的第二P阱，所述第二P阱中设置第三N+注入区、第四N+注入区，在所述第二P阱上，且位于所述第三N+注入区和所述第四N+注入区之间设置第一金属电极；
所述第一金属电极连接所述第一RC串联电路，所述第四N+注入区连接所述第一二极管，所述第三N+注入区连接所述第二端口；
所述第二NMOS管具体包括：在所述SOI衬底上与所述第二N阱相隔离的第三P阱，所述第三P阱包括第五N+注入区、第六N+注入区，在所述第三P阱上，且位于所述第五N+注入区和所述第六N+注入区之间设置第二金属电极；
所述第二金属电极连接所述第二RC串联电路，所述第五N+注入区连接所述第二二极管，所述第六N+注入区连接所述第一端口。
4.如权利要求3所述的ESD保护结构，其特征在于，在所述第二P阱相邻两侧均设置到达所述SOI衬底的埋氧层的第一深沟道隔离层；
在所述第三P阱相邻两侧均设置有达到所述埋氧层的第二深沟道隔离层。
5.如权利要求1或2所述的ESD保护结构，其特征在于，所述第一三极管具体为PNP型三极管；
所述第二三极管具体为NPN型三极管；
所述第三三极管具体为PNP型三极管。
6.如权利要求2所述的ESD保护结构，其特征在于，若所述第一端口达到触发电压，且所述第二端口接地，则所述第二三极管、所述第三三极管导通，形成第一泄放路径。
7.如权利要求6所述的ESD保护结构，其特征在于，所述第一泄放路径具体为所述第二P+注入区、所述第二N阱、所述第一P阱、所述第一N阱、所述第一N+注入区。
8.如权利要求2所述的ESD保护结构，其特征在于，若所述第二端口达到触发电压，且所述第一端口接地，则所述第二二极管、所述第一三极管导通，形成第二泄放路径。
9.如权利要求8所述的ESD保护结构，其特征在于，所述第二泄放路径具体为所述第一P+注入区、所述第一N阱、所述第一P阱、所述第二N阱，所述第二N+注入区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010068010.4A CN111129006B (zh) | 2020-01-20 | 2020-01-20 | 用于soi智能功率集成电路的双向低触发电压的esd保护结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010068010.4A CN111129006B (zh) | 2020-01-20 | 2020-01-20 | 用于soi智能功率集成电路的双向低触发电压的esd保护结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111129006A CN111129006A (zh) | 2020-05-08 |
| CN111129006B true CN111129006B (zh) | 2022-04-15 |
Family
ID=70492613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010068010.4A Active CN111129006B (zh) | 2020-01-20 | 2020-01-20 | 用于soi智能功率集成电路的双向低触发电压的esd保护结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111129006B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530935A (zh) * | 2020-11-25 | 2021-03-19 | 清华大学 | 具有双向scr结构的esd保护器件及双向scr结构 |
| US11848322B2 (en) * | 2021-07-12 | 2023-12-19 | Changxin Memory Technologies, Inc. | Electro-static discharge protection circuit and semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102544068A (zh) * | 2012-03-09 | 2012-07-04 | 浙江大学 | 一种基于pnp型三极管辅助触发的双向可控硅器件 |
| CN102544067A (zh) * | 2012-03-09 | 2012-07-04 | 浙江大学 | 一种基于nmos管辅助触发的双向可控硅器件 |
| CN105633074A (zh) * | 2016-03-10 | 2016-06-01 | 湖南静芯微电子技术有限公司 | 一种由反偏二极管触发的双向可控硅器件 |
| CN107731812A (zh) * | 2017-09-30 | 2018-02-23 | 湘潭大学 | 一种嵌套型多指双向可控硅静电防护器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253453B2 (en) * | 2003-05-21 | 2007-08-07 | Industrial Technology Research Institute | Charge-device model electrostatic discharge protection using active device for CMOS circuits |
-
2020
- 2020-01-20 CN CN202010068010.4A patent/CN111129006B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102544068A (zh) * | 2012-03-09 | 2012-07-04 | 浙江大学 | 一种基于pnp型三极管辅助触发的双向可控硅器件 |
| CN102544067A (zh) * | 2012-03-09 | 2012-07-04 | 浙江大学 | 一种基于nmos管辅助触发的双向可控硅器件 |
| CN105633074A (zh) * | 2016-03-10 | 2016-06-01 | 湖南静芯微电子技术有限公司 | 一种由反偏二极管触发的双向可控硅器件 |
| CN107731812A (zh) * | 2017-09-30 | 2018-02-23 | 湘潭大学 | 一种嵌套型多指双向可控硅静电防护器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111129006A (zh) | 2020-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7825473B2 (en) | Initial-on SCR device for on-chip ESD protection | |
| JP5242675B2 (ja) | 低下したトリガ電圧を有するｅｓｄ保護回路 | |
| CN108701693B (zh) | 用于静电放电保护的嵌入式pmos触发可控硅整流器 | |
| US6271999B1 (en) | ESD protection circuit for different power supplies | |
| US7283342B1 (en) | High-voltage tolerant power rail electrostatic discharge clamp circuit | |
| US20050254189A1 (en) | ESD protection circuit with low parasitic capacitance | |
| US6903913B2 (en) | ESD protection circuit for mixed-voltage I/O ports using substrated triggering | |
| CN109742071B (zh) | 一种soi功率开关的esd保护器件 | |
| US7145204B2 (en) | Guardwall structures for ESD protection | |
| CN102034858A (zh) | 一种用于射频集成电路静电放电防护的双向可控硅 | |
| CN111129006B (zh) | 用于soi智能功率集成电路的双向低触发电压的esd保护结构 | |
| US7256460B2 (en) | Body-biased pMOS protection against electrostatic discharge | |
| KR100971431B1 (ko) | 정전기 보호 장치 | |
| US7068482B2 (en) | BiCMOS electrostatic discharge power clamp | |
| CN111199971A (zh) | 一种双向触发的esd保护器件 | |
| CN109786374B (zh) | 一种soi功率开关的esd保护器件 | |
| CN109148438B (zh) | 高压静电保护器件及等效电路 | |
| US9099306B2 (en) | Integrated circuit device and a method for providing ESD protection | |
| EP3751608A1 (en) | Snapback clamps for esd protection with voltage limited, centralized triggering scheme | |
| US20060284256A1 (en) | Layout structure for ESD protection circuits | |
| CN109979929B (zh) | 一种高压静电放电钳位保护元件及集成电路芯片 | |
| Wei et al. | Investigation of different conduction states on the performance of NMOS-based power clamp ESD device | |
| Won et al. | The novel SCR-based ESD protection device with high holding voltage | |
| Chen et al. | Improvement on ESD robustness of lateral DMOS in high-voltage CMOS ICs by body current injection | |
| CN103178105A (zh) | Native NMOS低压触发的用于ESD保护的SCR器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |