CN103855151A

CN103855151A - 半导体元件、其制造方法及其操作方法

Info

Publication number: CN103855151A
Application number: CN201210513274.1A
Authority: CN
Inventors: 洪志临; 陈信良; 陈永初
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2014-06-11

Abstract

本发明公开了一种半导体元件、其制造方法及其操作方法。半导体元件包括一衬底、一第一阱(well)、一第二阱、一第一重掺杂区(heavily dopingregion)、一第二重掺杂区、一第三重掺杂区以及一电极层。第一阱和第二阱设置于衬底上。第一重掺杂区和第三重掺杂区设置于第一阱内，第二重掺杂区设置于第二阱内，第三重掺杂区是与第一重掺杂区间隔开来。电极层设置于第一阱上。第二阱、第一重掺杂区及第二重掺杂区具有一第一掺杂型态，衬底、第一阱及该三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

Description

半导体元件、其制造方法及其操作方法

技术领域

本发明是有关于一种半导体元件、其制造方法及其操作方法。

背景技术

随着半导体技术的发展，各式半导体元件不断推陈出新。举例来说，内存、晶体管、二极管等元件已广泛使用于各式电子装置中。然而，仍有各种问题需要改善。举例来说，高压元件(high voltage device)通常具有较低的维持(holding)电压，闭锁效应(latch-up)容易发生，或者元件可能不正常启动。

因此，在半导体技术的发展中，研究人员不断的尝试针对各式元件进行改善，例如是缩小体积、增加/降低启动电压、增加/降低崩溃电压、减少漏电、静电防护等议题。

发明内容

本发明是有关于一种半导体元件、其制造方法及其操作方法。半导体元件中的电极层的设计使得电流增益(Beta)增大，而改善静电放电(electrostatic discharge，ESD)保护能力并降低闭锁效应(latch-up)的发生。

根据本发明的一方面，提出一种半导体元件。半导体元件包括一衬底、一第一阱(well)、一第二阱、一第一重掺杂区(heavily doping region)、一第二重掺杂区、一第三重掺杂区以及一电极层。第一阱和第二阱设置于衬底上。第一重掺杂区和第三重掺杂区设置于第一阱内，第二重掺杂区设置于第二阱内，第三重掺杂区是与第一重掺杂区间隔开来。电极层设置于第一阱上。第二阱、第一重掺杂区及第二重掺杂区具有一第一掺杂型态，衬底、第一阱及该三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

根据本发明的另一方面，提出一种半导体元件的制造方法。半导体元件的制造方法包括以下步骤：提供一衬底；形成一第一阱及一第二阱于衬底上；形成一第一重掺杂区于第一阱内；形成一第二重掺杂区于第二阱内；形成一第三重掺杂区于第一阱内，第三重掺杂区是与第一重掺杂区间隔开来；形成一电极层于第一阱上，其中第二阱、第一重掺杂区及第二重掺杂区具有一第一掺杂型态，衬底、第一阱及第三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。

根据本发明的再一方面，提出一种半导体元件的操作方法。半导体元件包括一衬底、一第一阱、一第二阱、一第一重掺杂区、一第二重掺杂区、一第三重掺杂区以及一电极层。第一阱和第二阱设置于衬底上。第一重掺杂区和第三重掺杂区设置于第一阱内，第二重掺杂区设置于第二阱内，第三重掺杂区是与第一重掺杂区间隔开来。电极层设置于第一阱上。第二阱、第一重掺杂区及第二重掺杂区具有一第一掺杂型态，衬底、第一阱及该三重掺杂区具有一第二掺杂型态，第一掺杂型态互补于第二掺杂型态。半导体元件的操作方法包括以下步骤：施加一栅极电压(gate voltage)于电极层，以使第一阱与电极层邻接处产生一反转层；施加一射极电压(emittervoltage)于第一重掺杂区；施加一集极电压(collector voltage)于第二重掺杂区；以及施加一基极电压(base voltage)于第三重掺杂区。

为了对本发明的上述及其他方面更了解，下文特举各种实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示第一实施例的半导体元件的剖面图。

图2绘示一实施例的半导体元件的栅极电压-正规化(normalized)电流增益(Beta)的曲线图。

图3A至图3D绘示第一实施例的半导体元件的制造方法的流程图。

图4绘示第二实施例的半导体元件的剖面图。

图5绘示第三实施例的半导体元件的剖面图。

图6绘示第四实施例的半导体元件的剖面图。

图7绘示第五实施例的半导体元件的剖面图。

图8A至图8D绘示第五实施例的半导体元件的制造方法的流程图。

【主要元件符号说明】

100、200、300、400、500：半导体元件

110P：衬底

120：外延层

121a、521a：反转层

121P、321P、521P：第一阱

122N、522N：第二阱

123N：第三阱

130N：埋层

141N：第一重掺杂区

142N：第二重掺杂区

143P：第三重掺杂区

160：场氧化层

180：电极层

321P1：第一区域

321P2：第二区域

520N：掺杂层

IB：基极电流

IC、IC’：集极电流

VB：基极电压

VC：集极电压

VE：射极电压

VG：栅极电压

具体实施方式

以下是提出各种实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份要之元件，以清楚显示本发明的技术特点。

第一实施例

请参照图1，其绘示第一实施例的半导体元件100的剖面图。半导体元件100至少包括一衬底110P、一第一阱(well)121P、一第二阱122N、一第一重掺杂区(heavily doping region)141N、一第二重掺杂区142N、一第三重掺杂区143P及一电极层180。

衬底110P的材质例如是P型硅或N型硅。第一阱121P及第二阱122N设置于衬底110P上。第一阱121P及第二阱122N例如是P型阱(P type well)或N型阱(N type well)，第一阱121P及第二阱122N亦可例如是P型阱/P型重掺杂埋层(P+buried layer)叠层层、P型重掺杂层(P+implant layer)、N型阱/N型重掺杂埋层(N+buried layer)叠层层、N型重掺杂层(N+implantlayer)或N型深阱(deep N type well)。

第一重掺杂区141N及第三重掺杂区143P设置于第一阱121P内，第二重掺杂区142N设置于第二阱122N内，第三重掺杂区143P是与第一重掺杂区141N间隔开来。第一重掺杂区141N、第二重掺杂区142N及第三重掺杂区143P的掺杂浓度大于第一阱121P及第二阱122N的掺杂浓度，以提供良好的欧姆接触(Ohmic contact)。第一重掺杂区141N、第二重掺杂区142N及第三重掺杂区143P例如是P型重掺杂区(P type heavily dopingregion，P+)或N型重掺杂区(N type heavily doping region，N+)。

电极层180设置于第一阱121P上。电极层180的材质例如是多晶硅(polysilicon)。

第二阱122N、第一重掺杂区141N及第二重掺杂区142N具有一第一掺杂型态(例如是P型或N型)。衬底110P、第一阱121P及第三重掺杂区143P具有一第二掺杂型态(例如是N型或P型)。第一掺杂型态互补于第二掺杂型态。在本实施例中，第一掺杂型态为N型，第二掺杂型态为P型。

如图1所示，实施例中，半导体元件100更可包括一场氧化层(fieldoxide，FOX)160，场氧化层160设置于第一阱121P及第二阱122N的邻接处上。场氧化层160的材质例如是二氧化硅(SiO₂)。此外，本实施例的半导体元件100中，场氧化层160更可设置于第三重掺杂区143P与第一重掺杂区141N之间而将此两者间隔开来。

实施例中，半导体元件100更可包括一第三阱123N。如图1所示，第三阱123N设置于衬底110P上，第一阱121P设置于第二阱122N及第三阱123N之间，第三阱123N具有第一掺杂型态。实施例中，如图1所示，电极层180设置于第一阱121P和第三阱123N上。

就半导体元件100的操作方法而言，施加一栅极电压(gate voltage)VG于电极层180以使第一阱121P与电极层180邻接处产生一反转层121a，施加一射极电压(emitter voltage)VE于第一重掺杂区141N，施加一集极电压(collector voltage)VC于第二重掺杂区142N，以及施加一基极电压(basevoltage)VB于第三重掺杂区143P。栅极电压VG例如是大于0至小于1伏特之间，射极电压VE例如是0伏特(连往接地端)，集极电压VC例如是5～10伏特，基极电压VB例如是1～2伏特。在本实施例中，第一阱121P、第二阱122N、第一重掺杂区141N、第二重掺杂区142N及第三重掺杂区143P构成NPN型双载子晶体管(bipolar junction transistor，BJT)，施加电压时产生集极电流IC，电流增益(common-emitter current gain，Beta)值是以集极电流IC/基极电流IB表示。

当施加栅极电压VG于电极层180，第一阱121P与电极层180邻接处产生反转层121a，使得第一重掺杂区141N与第三阱123N经由反转层121a电性连通。于是，载子经由反转层121a流经第三阱123N、第一阱121P及第二阱122N，而形成另一个NPN型寄生双载子晶体管(parasitic BJT)，此寄生双载子晶体管亦产生集极电流IC’。因此，本实施例的半导体元件100中，原有的双载子晶体管以及寄生双载子晶体管分别产生集极电流IC和集极电流IC’，如此一来，使得半导体元件100的电流增益(Beta)值由IC/IB增大至(IC+IC’)/IB。

请参照图2，其绘示一实施例的半导体元件的栅极电压-正规化(normalization)电流增益(Beta)的曲线图。如图2所示，栅极电压VG分别为A、B、C及D伏特，其中A＜B＜C＜D，A～D均介于大于0至小于1，并且令栅极电压VG为0而寄生双载子晶体管未作用时的正规化电流增益值为1。经由改变栅极电压VG，如图2所示，正规化电流增益值最高可以增大至超过4，并且并未观察到早期效应(early effect)的产生。换句话说，施加栅极电压VG使得电流增益最高可以增大至超过4倍，且整体半导体元件仍正常运作。如此一来，半导体元件的电流增益增大，可增大维持(holding)电压，降低闭锁效应(latch-up)的发生，且具有较佳的静电放电(electrostatic discharge，ESD)保护能力。

请参照图3A至图3D，其绘示第一实施例的半导体元件100的制造方法的流程图。首先，如图3A所示，提供衬底110P。

然后，如图3B所示，形成一外延层120于衬底110P上。

接着，如图3C所示，形成第一阱121P及第二阱122N于衬底110P上。实施例中，更可形成第三阱123N于衬底110P上，第一阱121P位于第二阱122N及第三阱123N之间。第一阱121P、第二阱122N及第三阱123N位于外延层120内。实施例中，第一阱121P、第二阱122N及第三阱123N例如是以双阱(twin well)工艺制作，无须增加额外的掩模或步骤。

接着，如图3D所示，可形成场氧化层160于第一阱121P及第二阱122N的邻接处上，亦可形成场氧化层160于预定形成的第一重掺杂区141N及第三重掺杂区143P之间。

然后，如图3D所示，形成第一重掺杂区141N及第三重掺杂区143P于第一阱121P内，形成第二重掺杂区142N于第二阱122N内，第三重掺杂区143P是与第一重掺杂区141N间隔开来。

接着，如图3D所示，形成电极层180于第一阱121P上。透过上述步骤即可顺利完成本实施例的半导体元件100。

第二实施例

请参照图4，其绘示第二实施例的半导体元件200的剖面图。本实施例的半导体元件200与第一实施例的半导体元件100不同之处在于半导体元件200更包括一埋层(buried layer)130N，其余相同之处不再重复叙述。

如图4所示，埋层130N设置于第一阱121P及第二阱122N的下方，埋层130N具有第一掺杂型态。本实施例的埋层130N、第二阱122N及第三阱123N的材质实质上相同。本实施例中，第一掺杂型态为N型，埋层130N例如是一N型埋层(N type buried layer，NBL)、一N型外延层(N-epi)、一N型深阱(deep N type well)或一N型掺杂叠层层(multiple N+stackedlayer)。

就本实施例的半导体元件200的制造方法而言，与第一实施例的半导体元件100的不同之处在于形成外延层120之前，先形成埋层130N，其余相同之处不再重复叙述。

半导体元件200的操作方法与半导体元件100的操作方法相同。当施加栅极电压VG于电极层180，第一阱121P与电极层180邻接处产生反转层121a，使得第一重掺杂区141N与第三阱123N经由反转层121a电性连通。于是，载子经由反转层121a流经第三阱123N、埋层130N及第二阱122N，而产生集极电流IC’。因此，本实施例的半导体元件200中，原有的双载子晶体管产生的集极电流IC和施加栅极电压VG而产生的集极电流IC’被结合，如此一来，使得半导体元件200的电流增益(Beta)值由IC/IB增大至(IC+IC’)/IB。

第三实施例

请参照图5，其绘示第三实施例的半导体元件300的剖面图。本实施例的半导体元件300与第一实施例的半导体元件100不同之处在于第一阱321P的设计，其余相同之处不再重复叙述。

在本实施例中，如图5所示，第一阱321P包括一第一区域321P1及一第二区域321P2。第一重掺杂区141N位于第一区域321P1内，第三重掺杂区143P位于第二区域321P2内，第三阱123N的一部分区域位于第一区域321P1和衬底110P之间。本实施例中，第二区域321P2包围第一重掺杂区141N，第一区域321P1邻接于第二区域321P2且彼此电性相通。

就本实施例的半导体元件300的制造方法而言，与第一实施例的半导体元件100的不同之处在于形成外延层120之后，先形成第一阱321P的第一区域321P1、第二阱122N及第三阱123N，接着形成第一阱321P的第二区域321P2，然后形成多个重掺杂区，其余相同之处不再重复叙述。

半导体元件300的操作方法与半导体元件100的操作方法相同，于此不再重复叙述。

第四实施例

请参照图6，其绘示第四实施例的半导体元件400的剖面图。本实施例的半导体元件400与第三实施例的半导体元件300不同之处在于半导体元件400更包括一埋层130N，其余相同之处不再重复叙述。

如图6所示，埋层130N设置于第一阱321P、第二阱122N及第三阱123N的下方，埋层130N具有第一掺杂型态。埋层130N的性质同前所述，在此不再重复叙述。

半导体元件400的操作方法与半导体元件200的操作方法相同，于此不再重复叙述。

第五实施例

请参照图7，其绘示第五实施例的半导体元件500的剖面图。本实施例的半导体元件500与第一实施例的半导体元件100不同之处在于第一阱521P及第二阱522N的设计，其余相同之处不再重复叙述。

如图7所示，半导体元件500中，第二阱522N包围第一阱521P。电极层180设置于第二阱522N上。第一重掺杂区141N及第三重掺杂区143P设置于第一阱521P内，第二重掺杂区142N设置于第二阱522N内，第三重掺杂区143P是与第一重掺杂区141N间隔开来。

半导体元件500的操作方法与半导体元件100的操作方法相同。当施加栅极电压VG于电极层180，第一阱521P与电极层180邻接处产生反转层521a，使得第一重掺杂区141N与第二阱522N经由反转层521a电性连通。于是，载子经由反转层121a流经第二阱522N，而产生集极电流IC’。因此，本实施例的半导体元件500中，原有的双载子晶体管产生的集极电流IC和施加栅极电压VG而产生的集极电流IC’被结合，如此一来，使得半导体元件500的电流增益(Beta)值由IC/IB增大至(IC+IC’)/IB。

请参照图8A至图8D，其绘示第五实施例的半导体元件500的制造方法的流程图。本实施例的半导体元件500的制造方法与第一实施例的半导体元件100的制造方法不同之处在于第一阱521P及第二阱522N的形成方式，其余相同之处不再重复叙述。首先，如图8A所示，提供衬底110P。

接着，如图8B所示，形成一掺杂层520N于衬底110P上，掺杂层520N具有第一掺杂型态。

然后，如图8C所示，形成第一阱521P及第二阱522N。实施例中，是以掺杂(implantation)或扩散(diffusion)工艺形成第一阱521P及第二阱522N。

接着，如图8D所示，形成第一重掺杂区141N及第三重掺杂区143P于第一阱521P内，形成第二重掺杂区142N于第二阱522N内，第三重掺杂区143P是与第一重掺杂区141N间隔开来。

然后，如图8D所示，形成电极层180于第一阱521P上。透过上述步骤即可顺利完成本实施例的半导体元件500。

综上所述，虽然本案已以实施例揭露如上，然其并非用以限定本案。本案所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体元件，包括：

一衬底；

一第一阱(well)，设置于该衬底上；

一第二阱，设置于该衬底上；

一第一重掺杂区(heavily doping region)，设置于该第一阱内；

一第二重掺杂区，设置于该第二阱内；

一第三重掺杂区，设置于该第一阱内，该第三重掺杂区是与该第一重掺杂区间隔开来；以及

一电极层，设置于该第一阱上；

其中该第二阱、该第一重掺杂区及该第二重掺杂区具有一第一掺杂型态，该衬底、该第一阱及该第三重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。

2.根据权利要求1所述的半导体元件，更包括一埋层(buried layer)，设置于该第一阱及该第二阱的下方，其中该埋层具有该第一掺杂型态。

3.根据权利要求1所述的半导体元件，更包括一第三阱，设置于该衬底上，其中该第一阱设置于该第二阱及该第三阱之间，该第三阱具有该第一掺杂型态，该电极层设置于该第三阱上。

4.根据权利要求3所述的半导体元件，其中该第一阱包括一第一区域及一第二区域，其中该第一重掺杂区位于该第一区域内，该第三重掺杂区位于该第二区域内，该第三阱的一部分区域位于该第一区域和该衬底之间。

5.根据权利要求1所述的半导体元件，其中该第二阱包围该第一阱，其中该电极层设置于该第二阱上。

6.一种半导体元件的制造方法，包括：

提供一衬底；

形成一第一阱及一第二阱于该衬底上；

形成一第一重掺杂区于该第一阱内；

形成一第二重掺杂区于该第二阱内；

形成一第三重掺杂区于该第一阱内，该第三重掺杂区是与该第一重掺杂区间隔开来；以及

形成一电极层于该第一阱上，其中该第二阱、该第一重掺杂区及该第二重掺杂区具有一第一掺杂型态，该衬底、该第一阱及该第三重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态。

7.根据权利要求6所述的半导体元件的制造方法，更包括：

形成一埋层于该第一阱及该第二阱的下方，其中该埋层具有该第一掺杂型态。

8.根据权利要求6所述的半导体元件的制造方法，更包括：

形成一第三阱于该衬底上，其中该第一阱位于该第二阱及该第三阱之间，该第三阱具有该第一掺杂型态，该电极层是形成于该第三阱上。

9.根据权利要求6所述的半导体元件的制造方法，其中该第二阱包围该第一阱，该电极层是形成于该第二阱上。

10.一种半导体元件的操作方法，该半导体元件包括一衬底、一第一阱、一第二阱、一第一重掺杂区、一第二重掺杂区、一第三重掺杂区及一电极层，该第一阱及该第二阱设置于该衬底上，该第一重掺杂区设置于该第一阱内，该第二重掺杂区设置于该第二阱内，该第三重掺杂区设置于该第一阱内且与该第一重掺杂区间隔开来，该电极层设置于该第一阱上，该第二阱、该第一重掺杂区及该第二重掺杂区具有一第一掺杂型态，该衬底、该第一阱及该第三重掺杂区具有一第二掺杂型态，该第一掺杂型态互补于该第二掺杂型态，该操作方法包括：

施加一栅极电压(gate voltage)于该电极层，以使该第一阱与该电极层邻接处产生一反转层；

施加一射极电压(emitter voltage)于该第一重掺杂区；

施加一集极电压(collector voltage)于该第二重掺杂区；以及

施加一基极电压(base voltage)于该第三重掺杂区。