JPH02123766A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02123766A JPH02123766A JP63277734A JP27773488A JPH02123766A JP H02123766 A JPH02123766 A JP H02123766A JP 63277734 A JP63277734 A JP 63277734A JP 27773488 A JP27773488 A JP 27773488A JP H02123766 A JPH02123766 A JP H02123766A
- Authority
- JP
- Japan
- Prior art keywords
- well
- substrate
- type
- conductivity type
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特に基板にウェルが設けられる
半導体装置の改良ｌこ関するものである。
半導体装置の改良ｌこ関するものである。
第３図は従来のＣＭＯＳの構成を示す断面図である。こ
の図に８いて（１）はＮ型基板、（２Ａ） （２Ｂ）は
ｐ ＭＯＳを構成するＰ＋拡散領域で、（２人）はソー
ス、（２Ｂ）はドレインである。（３）は基板に形成さ
れたＰウェル、（４Ａ） （４Ｂ）はＰウェル内でｎＭ
ＯＳを構成するＮ＋拡散領域で、（４Ａ）はソース、（
４Ｂ）はドレインである。
の図に８いて（１）はＮ型基板、（２Ａ） （２Ｂ）は
ｐ ＭＯＳを構成するＰ＋拡散領域で、（２人）はソー
ス、（２Ｂ）はドレインである。（３）は基板に形成さ
れたＰウェル、（４Ａ） （４Ｂ）はＰウェル内でｎＭ
ＯＳを構成するＮ＋拡散領域で、（４Ａ）はソース、（
４Ｂ）はドレインである。
ソース、ドレインの夫々の電極及びゲート電極等は図示
していないが周知のＣＭＯ８回路を構成しているｂ 〔発明が解決しようとする課題〕 従来の６Ｍ０８回路は以上のように構成されているため
、ｐ ＭＯＳのソース（２Ａ）、Ｎ型基板（１）及びＰ
ウェル（３）によって横型の寄生ｐｎｐバイポーラトラ
ンジスタが形成され、又、ｎ ＭＯＳのソース（４Ａ）
、Ｐウェル（３）及びＮ型基板（１）によって縦型の寄
生ｎｐｎバイポーラトランジスタが形成され、これら２
つのトランジスタの組合わ甘によってサイリスク回路が
構成される結果、雑音電流等によって上述のサイリスタ
回路が動作し電流がＭＥれはじめるとラッチアップ状態
となり正常な動作が行なわれな（なるという問題点がめ
った。
していないが周知のＣＭＯ８回路を構成しているｂ 〔発明が解決しようとする課題〕 従来の６Ｍ０８回路は以上のように構成されているため
、ｐ ＭＯＳのソース（２Ａ）、Ｎ型基板（１）及びＰ
ウェル（３）によって横型の寄生ｐｎｐバイポーラトラ
ンジスタが形成され、又、ｎ ＭＯＳのソース（４Ａ）
、Ｐウェル（３）及びＮ型基板（１）によって縦型の寄
生ｎｐｎバイポーラトランジスタが形成され、これら２
つのトランジスタの組合わ甘によってサイリスク回路が
構成される結果、雑音電流等によって上述のサイリスタ
回路が動作し電流がＭＥれはじめるとラッチアップ状態
となり正常な動作が行なわれな（なるという問題点がめ
った。
この発明は上記のような問題点を解消するためになされ
たもので、ラッチアップ現象を起こさない半導体装置を
提供しようとするものである。
たもので、ラッチアップ現象を起こさない半導体装置を
提供しようとするものである。
この発明に係る半導体装置は、第１導電型の基板と、第
２導電型のウェルとの間に高濃度の第１導電型の層を設
けるようにしたものである。
２導電型のウェルとの間に高濃度の第１導電型の層を設
けるようにしたものである。
この発明によれば、第１導電型の基板と、第２導電型の
ウェルとの間に高濃度の第１導電型の層を設けているた
め、ウェルと基板との間に電流が流れるのを防止し、従
って上述したサイリスタ回路が構成されな（なるためラ
ッチアップ現象を起こすことがな（なるものである。
ウェルとの間に高濃度の第１導電型の層を設けているた
め、ウェルと基板との間に電流が流れるのを防止し、従
って上述したサイリスタ回路が構成されな（なるためラ
ッチアップ現象を起こすことがな（なるものである。
以Ｆ、この発明の一実施例を第１図について説明する。
第１図は０ＭＯ８構造の実施例を示す断面図であり、（
５）はＮ型基板（１）とＰウェル（３）との間に設けら
れたＮ＋拡散層である。その他の構成は従来のものと同
様であるため説明を省略する。
５）はＮ型基板（１）とＰウェル（３）との間に設けら
れたＮ＋拡散層である。その他の構成は従来のものと同
様であるため説明を省略する。
このような構成とすることにより、Ｐウェル（３）とＮ
型基板（１）との間に電流が冗れるのを防止し、Ｐウェ
ル中のｎ ＭｏｓとＮ型基板中のｐ ＭＯＳとを分離し
ているため上述したサイリスタ回路も構成されず、従っ
てラッチアップ現象を阻止することができる。
型基板（１）との間に電流が冗れるのを防止し、Ｐウェ
ル中のｎ ＭｏｓとＮ型基板中のｐ ＭＯＳとを分離し
ているため上述したサイリスタ回路も構成されず、従っ
てラッチアップ現象を阻止することができる。
第２図はこの発明の他の実施例を示すもので、Ｐウェル
（３）とＮ型基板（１）との間に設けられたＮ＋拡散層
（５）の外側に更にＰ＋拡散層ｔ６１を設けるようにし
たものである。
（３）とＮ型基板（１）との間に設けられたＮ＋拡散層
（５）の外側に更にＰ＋拡散層ｔ６１を設けるようにし
たものである。
このような構成とすることにより、ＰウェルとＮ型基板
との間における電流の防止効果が一層強化されるもので
ある。なお、この場合、Ｎ＋拡散層（５）をｗＬ源に接
続して電圧を印加したり、Ｐ＋拡散層（６）を接地すれ
ばその効果を、なお−層強化することかでさる。
との間における電流の防止効果が一層強化されるもので
ある。なお、この場合、Ｎ＋拡散層（５）をｗＬ源に接
続して電圧を印加したり、Ｐ＋拡散層（６）を接地すれ
ばその効果を、なお−層強化することかでさる。
以上の実施例ではｐ ＭＯＳを形成するＰ 拡散領域（
２Ａ） （２Ｂ）及びｎ ＭＯＳを形成するＮ＋拡散領
域＋４Ａ） （４Ｂ）並びにＰウェル（３）とＮ型基板
（１）との量子 に設けられるＮ 層（５）、ｐ＋層（ｅ＋を夫々拡散層
として説明したが、拡散に限られるものではなく、他の
方法によって形成しても同等の効果を期待することがで
きる。
２Ａ） （２Ｂ）及びｎ ＭＯＳを形成するＮ＋拡散領
域＋４Ａ） （４Ｂ）並びにＰウェル（３）とＮ型基板
（１）との量子 に設けられるＮ 層（５）、ｐ＋層（ｅ＋を夫々拡散層
として説明したが、拡散に限られるものではなく、他の
方法によって形成しても同等の効果を期待することがで
きる。
又、基板はＮ型、ウェルはＰ型として説明しｉｆｆたが
、これらを逆の導電型であるＰ型、Ｎ型とし、その他の
各領域を夫々逆の導電型としても同等の効果を期待する
ことかでさるものである。
、これらを逆の導電型であるＰ型、Ｎ型とし、その他の
各領域を夫々逆の導電型としても同等の効果を期待する
ことかでさるものである。
以上のようにこの発明によれば、第１導電型の基板と、
第２導電型のウェルとの間に高濃度の第１導車型の層を
設けるようにしたため、ラッチアップ現象を効果的に防
止することがでさるものである。
第２導電型のウェルとの間に高濃度の第１導車型の層を
設けるようにしたため、ラッチアップ現象を効果的に防
止することがでさるものである。
第１図はこの発明の一実施例を示す断面図、第２図はこ
の発明の他の実施例を示す断面図、第３図は従来の半導
体装置の構成を示す断面図である。 図において（１）はＮ型基板、（２Ａ） （２Ｂ）はＰ
＋拡散領域、（３）はＰウェル、（４Ａ） （４Ｂ）は
Ｎ十拡散領域、（５）はＮ 拡散層、（６）はＰ＋拡散
層である。 十 なお、図中、同一符号は同−又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図 第２図 第３図
の発明の他の実施例を示す断面図、第３図は従来の半導
体装置の構成を示す断面図である。 図において（１）はＮ型基板、（２Ａ） （２Ｂ）はＰ
＋拡散領域、（３）はＰウェル、（４Ａ） （４Ｂ）は
Ｎ十拡散領域、（５）はＮ 拡散層、（６）はＰ＋拡散
層である。 十 なお、図中、同一符号は同−又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 第１図 第２図 第３図
Claims (1)
- 第１導電型の基板に第２導電型のウェルを設け、上記
基板に第２導電型のＭＯＳを、又上記ウエルに第１導電
型のＭＯＳを形成するようにしたものにおいて、上記ウ
エルと基板との間に高濃度の第１導電型の層を設けたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277734A JPH02123766A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63277734A JPH02123766A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02123766A true JPH02123766A (ja) | 1990-05-11 |
Family
ID=17587583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63277734A Pending JPH02123766A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02123766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129429A (ja) * | 1991-07-17 | 1993-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-11-02 JP JP63277734A patent/JPH02123766A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129429A (ja) * | 1991-07-17 | 1993-05-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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