KR890003415B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 종형 PNP트랜지스터구조를 나타내는 단면도.
제2도는 종래의 종형 PNP트랜지스터를 사용한 차동증폭 집적회로를 나타내는 회로도.
제3도는 제2도의 회로의 주파수특성을 나타내는 고석도.
제4도는 본 발명의 일실시예에 의한 종형 PNP트렌지스터를 사용한 차동증폭 집적회로를 나타내는 회로도.
제5도는 제4도회로의 주파수특성을 나타내는 곡선도.
제6도 및 제7도는 본 발명의 변형예를 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
Q1~Q4, Q11~Q14: 트랜지스터 Dn2~Dn4, Dn12~Dn14: 기생다이오드
Vb: 직류전원 V1: 입력신호원
ns2~ns4, ns12~ns14: n형서브스트레이트
C3: 입력용량
본 발명은 반도체 집적회로에 관한 것으로, 특히 종형 PNP트렌지스터를 사용하는 집적증폭회로에 관한 것이다.
일잔적으로 바이폴라 집적회로에 있어서는 트랜지스터로서 NPN트랜지스터가 사용되고, 이 때문에 P형실리콘기판이 사용되며, 회로 설계상 PNP트랜지스터가 필요로 되는 경우도 자주 발생된다.
P형 실리콘 기판상에 PNP트랜지스터를 제작하기 위해서는 여러가지 구조의 트랜지스터가 이용되지만 최근에는 우수한 특성(performanace)을 갖는 종형 PNP트랜지스터가 널리 이용되고 있다.
상기 종형 PNP트랜지스터의 제작은 제1도에 나타나 있듯이 국부적 n형실리콘기판으로서 이용하는 n+형 매립층이 P형 실리콘 기판상에 형성되고, 그위에 순차적으로 콜렉터영역(P+도전형), 베이스영역(n 도전형), 에미터영역(P 도전형)이 형성된다.
종형 PNP트랜지스터에 있어서는 콜렉터를 형성하는 P+영역가 이것에 접합되는 n형 서브스트레이트(n+매립층)사이에 기생다이오드가 형성된다.
이 기생다이오드를 역 바이어스하기 위한 n형 서브스트레이트(substrat)는 전원에 접쇽된다.
P+형영역과 n형 서브스트레이트는 동시에 불순물 농도가 높고, 이에 따라 공핍증이 매유 얇기 때문에 기생다이오드는 큰 접합용량을 갖는다.
종형 PNP트랜지스터의 클랙터의 출력임피던스에 대해서는 기생다이오드가 통전되지 않기 때문에 직류적으로 보면 문제가 발생되지 않고, 교류적으로는 접합용량이 크기 때문에 주파수가 높게 됨에 따라 출력임피던스가 저하한다고 하는 문제가 발생된다.
종형 PNP트랜지스터를 증폭트랜지스터로서 사용할때 콜렉터와 접지사이에 부하저항과 병렬로 접속용량이 접속되기 때문에 입력신호의 주파수가 높게 됨에 따라 부하임 피던스가 감소하고 그 결과로 이득의 주파수특성이 현저히 악화된다. 다시말해서 평탄한 특성을 갖는 주파수 대역이 좁게 된다.
차동증폭회를 종형 PNP트랜지스터로 구성한 경우에도 전술한 기생다이오드의 영향을 받게 되는데, 차동증폭회로에서는 종형 PNP트랜지스터로 이루어진 한쌍의 차동트렌지스터와 종형 PNP트랜지스터로 이루어진 한쌍의 정전류 원트랜지스터가 사용되어 회로구성이 복잡하기 때문에 기생다이오드는 차동증폭회로의 주파수특성에 의해 복잡한 영향을 미친다. 즉, 주파수특성에 리플이 생기고, 주파수특성이 리플은 차동증폭회로의 출력파형에 링깅(ringing)등의 파형왜곡을 발생시킨다.
또 주파수특성의 리플은 차동증폭회로의 차동증폭부에 있어서, 부하에 접속되는 기생다이오드에 관계한 적분시정수 및 정전류 원트랜지스터의 기생다이오드에 관계한 미분시정수에 기인되고, 적분시정수는 이득을 저하시키며 미분시정수는 이득을 상승시킨다.
본 발명의 목적은 비교적 큰 접합용량을 갖는 기생다이오드가 결합되는 종형 PNP트랜지스터를 사용하고, 또한 주파수특성이 개선되는 반도체 집적회로르 제공하는 것이다.
본 발명의 다른 목적은 차동트랜지스터 및 정전류 원트랜지스터에 비교적 큰 접합용량을 갖는 기생다이오드가 결합된 종형 PNP트랜지스터로 구성되어 기생다이오드의 접합용량에 기인하는 주파수특성의 열화를 방지하도록 구성된 집적차동증폭회로를 제공하는 것이다.
기본적으로 본 발명의 집적회로는 증폭용 트랜지스터와 정전류 원트랜지스터를 구비하고, 이들은 종형 PNP트랜지스터로 이루어져 그들의 에미터-클랙터가 순방향직렬로 전원간에 접속되고, 증폭용 트랜지스터의 클랙터에는 부하저항이 결합된다. 종형 PNP트랜지스터의 각각에는 비교적 큰 접합용량을 갖는 기생다이오드의 애노우드가 트랜지스터의 클랙터에 접속되도록 결합되고, 기생다이오드의 캐소우드는 전원에 결합되어 역 바이러스가 걸리게 된다.
본 발명에 따르면 기생다이오드의 접합용량에 기인한 회로의 주파수특성의 열화를 방지하기 위하여 정전류 원트랜지스터의 콜랙터에 결합되는 기생다이오드의 캐소오드와 전원사이에 저항회로가 접속되고, 이것은 기생다이오드의 접합용량과 함께 미분회로를 형성한다.
상기 미분회로의 미분시 정수는 증폭용 트랜지스터의 콜랙터에 결합되는 부하저항과 기생다이오드로 이루어진 적분회로의 적분시정수와 거의 동등하게 되도록 조정된다.
한쌍의 차동트랜지스터와 한쌍의 정전류 원트랜지스를 구비하는 차동증 폭회로에 있어서는 차동트랜지스터의 에미터사이에 접속되는 에미터저항와 정전류원 트랜지스터의 콜랙터에 결합되는 기생다이오드의 접합용량으로 구성된 미분회로의 미분서정수를 차동트랜지스터의 한쪽방향의 콜렉터에 결합되는 부하저항과 기생다이오드로 구성되는 적분회로의 적분시정수와 거의 동등하게 조정해야하기 때문에, 전술한 것처럼 정전류 원트랜지스터의 콜렉터에 결합되는 기생다이오드의 케소우드와 전원사이에 저항회로가 접속된다. 이것에 의해 회로의 주파수 특성에 미치는 미분시정수와 적분시정수의 영향이 상쇄되어 편탄한 주파수 특성이 얻어진다.
본 발명은 1개의 종형 PNP트랜지스터를 증폭용 트랜지스터로 사용하고, 이 트랜지스터의 콜랙터에 부하저항이 결합되어 있는 집적회로에도 적용할 수 있다.
이 부하저항가 증폭용 트랜지스터의 콜랙터에 결합되는 기생다이오드에 의해 적분회로가 형성되어 이것이 주파수특성을 고역에서 저하시킨다.
본 발명에 의하면 기생다이오드의 캐소우드와 전원사이에 부하저항보다 높은 임피던스를 갖는 저항으로 된 직규전송소자가 접속된다. 그결과 기생다이오드의 접합용량이 무시될 수 있고, 주파수특성이 개선된다.
본 발명의 이해를 쉽게하기위해 제2도를 참조해서 종래의 종형 PNP트랜지스터를 사용한 차동증폭 집적회로에 대해 설명하면 다음과 같다.
종형 PNP트랜지스터(Q1) (Q2)와 에미터저항(R1) 및 부하저항(R2)으로 차동증폭부가 구성되고, 종형트랜지스터(Q3) (Q4)와 에미터저항(R3) (R4) 및 직류전원(Vb)으로 정전류원이 구성되며, 입력신호원(V1)으로부터의 차동입력신호는 차동트랜지스터(Q1) (Q2)의 베이스에 인가된다.
차동증폭출력신호는 트랜지스터(Q2)의 콜랙터에서 출력되는데, 이 집적회로에 있어서 기생다이오드(Dn2)내지 기생다이오드(Dn4)는 트랜지스터(Q2) 내지 트랜지스터(Q4)의 콜랙터(P+형영역)와 이들과 접속되는 n형서브스트레이트(n+매립형 : ns2) 내지 n형 서브스트레이트(ns4)사이로 각각 형성된다.
다이오드(Dn2) 내지 다이오드(Dn4)의 캐소우드(n형 서브스트레이트)는 접합분리 때문에 통상직류전원(Vcc)에 접속되어 역바이어스 되는데, 실제로는 트랜지스터(Q1)의 콜랙터에도 기생다이오드가 형성되지만 이것은 콜랙터가 접지되어 있기때문에 회로특성에 영향을 미치지 않으므로 생략되어 있다.
이와같은 차동증폭회로에 있어서는 기생다이오드(Dn2) 내지 기생다이오드(Dn4)는 큰 접합용량을 갖고 있어서, 그 결과 바라는 바대로의 주파수특성을얻을 수 없다.
주파수특성의 일례가 제3도에 나타나 있듯이, 영역①에서의 이득저하는 부하저항(R2)과 기생다이오드(Dn2)의 접합용량 및 다음단계의 입력용량(Cs)으로 정의되는 척분시정수에 기인한다.
영역②에서의 이득상승은 에미터저항(R1)과, 기생다이오드(Dn3) (Dn4)의 접속용량으로 정의되는 미분시정수에 기인된다. 전술한 바와같이 기생다이오드의 접합용량에 의한 영향으로 주파수특성에 리플이 발생되는 것에 이해된다.
주파수특성의 리플은 차동증폭회로의 출력파형에 링깅과 같은 파형왜곡을 발생시킨다.
이하 본 발명에 따라 개선된 차동증폭회로를 제4도를 참조해서 설명하면 다음과 같다.
제4도에 있어서, 트랜지스터(Q11) 내지 트랜지스터(Q14)은 모드 종형 PNP트랜지스터이고, 차동트랜지스터(Q11)와 차동트랜지스터(Q12)는 이들 에미터가 저항(R11)에 의해 결합되며, 트랜지스터(Q11)의 콜랙터는 집지되고, 트랜지스터(Q12)는 부하저항(R12)을 매개하여 접지되어 있다.
정전류 원트랜지스터(Q13) 및 정류원트랜지스터(Q14)는 그들의 콜랙터가 막각트랜지스터(Q11)(Q12)의 에미터에 접속되고, 그들의 에미터가 각각의 저항(R13)(R14)을 매개하여 직류전원(Vcc)에 접속되며, 그들의 제이스가 직류전원(Vb)에 접속되어 있다.
이제까지 서술한 차동증폭회로는 종래의 회로와 동일하고 본 발명에 따르면 트랜지스터(Q13) (Q14)의 콜랙터에 결합되는 기생다이오드(Dn13) (Dn14)의 캐소우드, 즉 n형서브스트레이트(ns13) (ns18)가 저항(R15) (R16)에 의해 결합되고, 이러한 저항의접속점이 저항(R17)을 매개해서 전원(Vcc)에 접속되어 있다.
트랜지스터(Q11)의 트랜지스터(Q12)의 에미터측에 기생다이오드(Dn13)(Dn14)의 접합용량과 에미터저항(R11)에의 한 미분회로 가형성되고, 그 미분시정수는 저항(R11) (R15) (R16)의 값에 의해 조정가능하게 되며, 또 트랜지스터(Q12)의 콜랙터에 결합된 부하저항(R12)과 다이오드(Dn12)의 접합용량 및 다음단계의 입력용량(Cs)에 의해 적분회로가 형성된다.
다이오드(Dn12~Dn14)가 CJ와 같은 접합용량을 갖고, 저항(R15) (R16)이 Ra와 같은 저항값을 갖도록하며, 또한 저항(R17)이 Ra에 비해 충분히 큰 저항치를 갖는 것으로 한다.
제3도의 차동증폭회로의 이득 G(W)은 다음과 같이 표시된다.
Figure kpo00001
여기에서 Re는 저항(R11)이 저항치, RL은 부하저항(R12)의 저항치이고, W는 입력신호의 각주파수이다. (1)식에서 표시된 미분시정수(CJRe+1/2Re)와 적분시정수((CJ+Cs)RL)가 같도록 즉, (2)식 또는 (3)식이 성립되도록 Re, Re, RL을 적당히 선택하면 이들 G(W)은 (4)식으로 나타낸 것처럼 적분시정수 CJRL만을 갖도록 한다.
Figure kpo00002
(4)식에서 나타난 이득 G(W)의 주파수특성은 평탄하여 리플을 갖지 않고, 통상적으로 Cs<<CJ이므로 (3)식에서 Ra<RL이다. 적분시정수에 대해서 종래의 차동증폭회로와 본발명의 회로를 비교하면 (CJ+Cs)RL>CJRa이고, 이 때문에 고역특성도 개선되어 평탄한 주파수특성으로 개선된다.
더우기 저항(R17)의 저항치는 수십 Kπ의 차수(order)이며, 저항(R11) (R15) (R16)의 저항치는 수백에서 수 Kπ의 범위내이다.
제4도의 회로에서는 기생다이오드(Dn13)및 기생다이오드(Dn14)의 캐소우드와 전언(Vcc)사이에 T형 저항회로가 설치되고, 미분시정수가 적분시정수와 매칭되며, 이것에 의해 미분시정수와 적분시정수의 주파수특성에 대한 영향이 상쇄되도록 한다. 이결과 제5도에 나타나듯이 주파수 특성의 평탄성이 개선되고, 또 적분시정수도 적게 할 수 있으므로 이득의 고역특성이 개선된다. 도면중 파선은 제3도와 같은 종래의 차동증폭회로의 주파수특성을 나타낸다.
제6도는 본 발명의 변경예를 나타내는 것으로 제4도의 T형 저항회로 대신에 저향(R18) (R19) (R10)을 갖는 π형 저항회로가 사용되고, 그예에 있어서도, 저항(R18)의 저항치(Rb)가 (2)식에 나타난 저항치(Ra)의 거의 2배로 설정되며, 저항(R19) (10)의 저항치가 Rb보다 충분히 크게 설정된다면 전술한 실시에와 똑같은 이익을 얻을 수 있다.
이상은 미분시정수를 적분시정수와 같도록 조정하는 회로에 대해 설명되고 있지만, 적분시정수를 조정하는 것에 의해 설계의 자유도가 보다 높아진다. 예를들어 제7도에 나타낸것처럼 트랜지스터(Q12)의 콜랙터에 결합되는 기생다이오드(Dn12)의 캐소우드(ns12)와 전원(Vcc)사이에 저항(R21)이 접속되고, 저항(R21)의 저항치(Rc)가 부하저항(R12)의 저항치(RL)보다 충분히 크게 설정되면 적분시정수에 있어서 기생다이오드(Dn12)의 접합용량(CJ)이 무시된다. 이때문에 (3)식은
Figure kpo00003
로된다. 단 Re>>RL이다.
이제까지 본 발명을 차동증폭회로를 예로취해 설명했지만 본 발명이 가르키는 차동증폭회로이외의 종형 PNP트랜지스터를 사용한 증폭회로에도 적용된다. 예를들어 반도체 집적회로에 있어서, 자주 사용되는 증폭용 트랜지스터(전술한 실시예에 있어서 트랜지스터(Q12)에 해당) 와 정전류와 트랜지스터(전술한 실시예에 있어서 트랜지스터(Q14)에 해당)가 전원(Vcc)사이에 직력로 접속된 회로에도 적용된다.
이와같은 회로에 있어서, 정전류 원트랜지스터의 콜랙터측 미분회로의 미분시정수를 증폭용 트랜지스터 콜랙터측적분회로의 적분시정수에 합치되는 것에 의해 전술한 실시예의 회로와같이 이득의 주파수특성이 개선된다.
증폭용 트랜지스터(전술한 실시예에 있어서 트랜지스터(Q12)와 부하저항(전술한 실시예에 있어서 R12)만으로 구성되는 회로에 있어서도 제7도의 회로에 나타낸대로 증폭용 트랜지스터의 콜랙터에 결합되는 기생다이오드(전술한 실시예에 있어서 다이오드(Dn12)에 해당)의 캐소우드와 전원사이에 저항(R21)과 같은 임피던스가 부하저항보다 충분히 큰 직류전송소자를 접속하는 것에 의해 기생다이오드의 접속용량을 무시할 수 있도록 되어, 주파수특성의 고역특성열화가 방진된다.
고임피던스의 직류 전송소자로는 대단히 높은 주파수를 취급하는 증폭회로의 경우에 임피던스 소자가 사용 가능하다.

Claims (13)

  1. 각각의 콜랙터와 에미터 및 베이스를 갖는 제1, 및 제2 PNP트랜지스터(Q12)(Q14), 상기 트랜지스터의 에미너콜랙터에 대해 순방향직렬로 전원(Vcc)사이에 접속되고, 제1트랜지스터(Q14)의 베이스가 직류전압원(Vb)에, 제2트랜지스터(Q12)의 베이스가 입력신호원(Vi)에 결합되면서 그 콜랙터가 부하저항(Q12)에 결합되며, 상기 제1, 제2 트랜지스터의 콜랙터에는 각각의 접속용량을 갖는 기생다이오드(Dn14)(Dn12)의 애노우드가 결합되되 기생다이오드이 캐소우드가 상기 전원에 결합된것을 포함하는 종형 PNP트랜지스터를 사용한 반도체 집적회로에 있어서, 제1트랜지스터(Q14)의 콜렉터에 결합되는 기생다이오드(Dn14)의 접합용량과 미분회로를 형성하는 저항회로(R11~ R17)가 제1트랜지스터(Q14)의 콜랙터와 상기 전원(Vcc)사이에 접속되고, 상기 미분회로의 미분시정수가 제2트랜지스터(Q12)에 결합되는 부하저항(R12)과 기생다이오드(Dn12)의 접합용량으로 구성되는 적분회로의 적분 시정수와 거의은 시정수를 갖는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 제2트랜지스터(Q12)에 결합된 기생다이오드(Dn12)의 캐소우드와 전원(VcC)사이에 부하저항(R12)의 저항치보다 높은 임피던스를 갖는 직류전송소자를 접속한것.
  3. 제2항에 있어서, 직류전송소자가 저항인 것.
  4. 각각 콜렉터와 에미터 및 베이스를 갖는 제1~제4종형 PNP트랜지스터(Q11~Q14), 제1, 제3트랜지스터(Q11)(Q13)의 에미터-콜랙터에 대해 순방향직렬로 전원(Vcc)사이에 접속되고, 제2, 제4트랜지스터(Q13)(Q14)의 에미터 콜랙터에 대해서도 순방향직렬로 전원(Vcc)사이에 접속되며, 제3, 제4트랜지스터(Q13)(Q14)의 베이스가 직류전압원(Vb)에, 제1, 제2트랜지스터(Q11)(Q12)의 베이스가 차동입력신호원(Vi)에, 제2트랜지스터(Q12)의 콜랙터가 부하저항(R12)에 각각 결합되고, 제1, 제2트랜지스터의 에미터 사이에는 에미터저항(R11)을, 제2~제4트랜지스터의 콜랙터에는 접합용량을 갖는 제1~제3기생다이오드(Dn12~Dn14)의 애노우드를, 각 기생다이오드 캐소우드에는 상기 전원을 각각 결합시킨것을 포함하는 종형 PNP트랜지스터를 사용한 반도체 집적회로에 있어서, 제2, 제3기생다이오드(Dn13) (Dn14)의 캐소우드와 전원(Vcc)사이에 저항회로(R15~R17)를 접속하고, 상기 에미터저항(R11)과 기생다이오드(Dn13)(Dn14)를 동시에 미분회로로 형성시킨것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 미분회로의 미분시 정수가 제2트랜지스터(Q12)의 콜렉터에 결합되는 부하저항(R12)과 기생다이오드(Dn12)로 구성되는 적분회로의 적분시정수와 거의 같게 설정된것.
  6. 제4항에 있어서 저항회로가 제2, 제3기생다이오드(Dn13)(Dn14)의 캐소우드사이에 직렬로 접속되는 제1, 제2저항(R15)(R16), 상기 제1, 제2저항의 접속점과 전원(Vcc)사이에 접속되는 제3저항(R17)을 구비한것.
  7. 제6항에 있어서, 제1, 제2저항이 실질적으로 같은 저항값을 갖고, 제3저항은 제1, 제2저항의 저항치보다 꽤높은 저항치를 갖는 것.
  8. 제4항에 있어서, 저항회로가 제2, 제3기생다이오드(Dn13)(Dn14)의 캐소우드사이에 접속되는 제1저항(R18), 상기 제1저항양단과 전원(Vcc)사이에 각각 접속되는 제2 제3저항(R19)(R20)을 구비한 것.
  9. 제8항에 있어서, 제2, 재3저항(R13)(R20)이 실질적으로 같은 저항값을 갖고, 제1저항(R18)의 저항값보다 꽤 높은 저항값을 갖는 것.
  10. 제4항에 있어서, 제2트랜지스터(Q12)의 콜랙터에 애노우드가 결합되는 제1기생다이오드(Dn12)의 캐소우드와 전원(Vcc)사이에 부하저항(R12)의 저항치보다 꽤높은 임피던스를 갖는 직류전송소자가 접속된것.
  11. 제10항에 있어서, 직규전송소자기 저항인 것.
  12. 콜랙터와 에미터 및 베이스를 갖는 종형 PNP트랜지스터(Q12), 종형트랜지스터의 에미터에 전원(Vcc), 콜랙터에 부하저항(R12), 베이스에 입력신호를 받는 단자가 각각 접속되고, 기생다이오드(Dn12)의 애노우드에 트랜지스터의 콜랙터를, 캐소우드에 상기 전원을 결합하고 있는 기생다이오드(Dn12)를 포함하는 종형 PNP트랜지스터를 사용하는 반도체 집적회로에 있어서, 기생다이오드(Dn12)의 캐소우드와 전원(Vcc)사이에 부하저항(R12)의 저항치보다 꽤높은 임피던스를 갖는 직류전송소자가 접속되는 것을 특징으로 하는 반도체 집적회로.
  13. 제12항에 있어서, 직류전송소자가 저항인것.
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