KR890000944B1 - 드라이브 회로의 위상보상용 캐패시터 결정회로 - Google Patents

Abstract

내용 없음.

Description

드라이브 회로의 위상보상용 캐패시터 결정회로

제1도는 텔레비죤 수직 편향 블럭도.

제2도는 접합형 캐패시터 변화관계.

제3도는 농도에 의한 다이오드와 접합형 캐패시터의 특성도.

제4도는 위상보상 캐패시터와 콜렉터－베이스 접합형

제5도는 종래의 위상보상용 모스형 캐패시터 회로도.

제6도는 제5도의 입출력도.

제7도는 종래의 위상보상용 접합형 캐패시터 회로도.

제8도는 종래의 위상보상용 모스형과 접합형 회로도.

제9도는 본 발명의 회로도.

제10도는 제9도의 농도에 의한 접합 면적.

* 도면의 주요부분에 대한 부호의 설명

Q₃, Q₄: 트랜지스터 C_j4, C_j5: 접합형 캐패시터

C_MOS4, C_MOS5: 모스형 캐패시터

본 발명은 텔레비죤의 수직 편향회로에 있어서 수직신호 드라이브단의 출력 안정화를 위해 부궤환시키는데서 위상보상용으로 캐패시터를 사용하는데 특히 큰 접합형 캐패시터의 값을 얻고 바이어스전압에 관계없이 일정한 값을 유지하도록 한 드라이브 회로의 위상보상용 캐패시터 결정회로에 관한 것이다.

종래의 큰 입력신호로 큰 이득을 얻은 증폭회로에서는 일반적으로 부궤환(Feed Back)을 걸어 이들의 안정, 잡음의 감소, 대역폭의 증가등의 이점을 가져오지만 위상이 불안정하여 발진이 일어나기 때문에 제1도와 같이 트랜지스터 Q₁의 콜렉터와 베이스 사이에 적당한 캐패시터를 사용하는데 제1도는 텔레비죤에서 수직 편향블럭도로 영상검파단에서 나오는 동기신호에서 적분회로를 거쳐 수직신호를 뽑아내며 다음 자체발진을 하는 신호의 주파수를 강제 제동하여 수직신호와 동기(60HZ)를 맞쳐서 드라이브단(전압증폭)으로 가고, 드라이브단에서는 큰 전압이득을 얻어서 출력되도록 되어 있는데, 여기서 드라이브단으로 부궤환된다. 이때 부궤환에 의해 위상보상용으로 캐패시터를 사용한 예이며, 집적회로 내부에서는 이러한 캐패시터의 값을 만족하게 하기 위해 모스형 (MOS)캐패시터를 주로 사용하는데 모스형 캐패시터의 관계식은

[ε_o: 유전율 ε_r: 비유전율 A : 면적 d : 두께 C : 모스형 캐패시터]으로 관계를 갖게 되는데 면적(A)가 크리수록 캐패시터의 값이 커지게 된다. 그래서 큰 캐패시터를 필요로 할 경우 면적 A를 크게하거나 두께 d를 얇게 하는 등의 기법이 필요로 하여 집적회로의 면적이 크거나 두께를 얇게 하는 특수공정이 필요로하는 불편한점과 비경제적인면이 있다. 또한 집적회로 내부에 만들 수 있는 캐패시터 모스(MOS )형 이외의 접합형 캐패시터도 있는데 집적회로 내부에서 이 접합형 캐패시터를 제1도의 트랜지스터 Q₁의 콜렉터와 베이스 사이에 달았을경우 신호의 크기가 변함에 따라 캐패시터의 값일 변하게 되는데 접합형 캐패시터의 관계식은

[C_I: 접합형 캐패시터, A : 면적, q : 전하량, 유전율, N_A: 어셉터 농도, N_D: 도너농도, φ_O: 확산전압 V_D: 바이어스 전압]로써 그 관계식에 의해 제2도의 접합형 캐패시터 변화 관계도와 같이 접합형 캐패시터 값이 도출된다. 여기서 접합형 캐패시터의 값을 크게 할 경우 집적회로 내부에서는 농도를 높이고 접합면적을 크게하여 큰 캐패시터 값을 얻는데 그 결과 일반적인 트랜지스터보다 컷 인 전압(Cutin Vtg)이 작아지고 제3도의 농도에 의한 다이오드와 접합형 캐패시터 특성과 같이

₁는 접합형 다이오드 특성으로 농도가 큰 경우이고,

₂는 일반 트랜지스터 콜렉터－베이스 다이오드가 다이오드 특성으로 농도가 작은 경우로써 동저항이 작아지므로 (

트랜지스터 Q₃의 콜렉터와 베이스 사이의 전압이 순방향으로 어느정도 걸리게 되면 제4도의 위상보상 캐패시터(H₁)의 캐패시터의 값이 트랜지스터 Q₃의 콜렉터－베이스 접합형 캐패시터(H₂)의 캐패시터 값처럼 뚝 떨어지게 되어 위상보상을 제대로 못하는 문제가 있다. 따라서 본 발명은 종래의 설계시 문제점을 해결하기위해 접합형 캐패시터를 두개 사용해서 도핑농도를 높게하지않고 접합면적만 크게하여 두개를 직렬로 구성시켜 일정한 접합형 캐패시터 값을 유지할 수 있도록 제공함을 목적으로 한다.

본 발명은 수직 드라이브 출력단에서 부궤한(Feed Back)시켜 위상보상용 캐패시터로 접합형 캐패시터, 두개를 직렬로 연결하고, 모스(MOS)형 캐패시터 1개를 병열로 구성해서 농도를 깊게 확산시켜도 접합면적이 크므로 큰 캐패시터값은 갖지만 직렬이기 때문에 적은 면적이 되므로, 일정한 접합형 캐패시터 값을 유지할 수 있도록 구성된 것을 특징으로 한다.

이하 다음 도면을 참조하여 상세히 설명한다.

제5도, 제7도 및 제8도는 종래 많이 사용했던 회로로 제5도는 모스(MOS)형 캐패시터를 이용한 회로도로써 제5도는 모스(MOS)형 캐패시터를 이용한 회로도로써 제 5도중 R₁~R₃, R₅는 저항, Q₁~Q₃는 캐패시터 C_M'_S는 모스형(MOS)캐패시터이며 트랜지스터 Q₁, Q₂는 전류원(Current Source)으로 동작하고 트랜지스터 Q₃는 공통 에미터 접지로 전압증폭을 하는데 제6도의 입력(Vi) 출력(Vo)관계도에서와 같이 입력신호 (Vi)의 범위가 트랜지스터 Q₂를 부하로 사용할 경우에는 매우좁다. 그래서 좀 더 큰 신호가 트랜지스터 Q₃베이스에 들어오게 되면 트랜지스터 Q₂상태 가까이 오게 된다. 이때는 트랜지스터 Q₃는 콜렉터 전압<베이스전압의 관계에 있게 되는데, 그래도 모스 (MOS)형 캐패시터이므로 바이어스전압에 관계없이 일정한 값을 유지하므로 문제가 되지 않지만 상술한 바와같이 큰 캐패시터 값을 만들 경우에 칩(Chip)면적이 크게되고 복잡한 공정으로 경제적이 못된다. 또한 제7도는 접합형 캐패시터를 사용한 회로도로써 제7도중 C_j는 접합형 캐패시터, N는 N형 P는 P형 반도체이며 접합형 캐패시터를 사용할 경우 트랜지스터 Q_K의 콜렉터와 베이스사이에 역방향 바이어스 전압이 될때는 문제가 안되지만 순방향 바이어스 전압이 될 경우에는 제2도와 같이 접합형 캐패시터 값을 필요로 하는 경우에는 접합 면적을 크게 할 수 있지만 칩 면적이 크게된다. 그래서 높은 농도인 P＋형태를 깊게 확산해서 면적과 농도를 크게하여 캐패시터 값을 크게한다. 이때 트랜지스터 Q_K의 베이스에 큰 신호가 입력되어 콜렉터와 베이스 사이에 순 방향 바이어스가 걸릴경우 제4도와 같이 트랜지스터 Q_K의 콜렉터와 베이스에 순방향으로 2/2의 전압이 되어 캐패시터 값이 커지게되어 이득이 떨어지는 현상이 생긴다. 그리고 2/2 <V_D<₂인 관계에서 볼때 C_j값이 증가하다가 오히려 감소하게 되므로 위상보상이 제대로 않될경우가 생긴다. 그래서 설계시 이러한 현상을 고려해서 설계해야 하므로 어렵게 되기 때문에 바이어스 조건에 관계없이 칩 면적이 커지더라도 모스형 캐패시터를 주로 사용하게 된다. 특히 큰 이득을 얻기 위해서는 집적회로상에서 전류원을 이용한 트랜지스터를 능동부하로 사용한 제5도와 같은 경우의 제6도처럼 Vi의 변화폭이 매우 적을때 더욱 회로설계가 어려워진다.

제8도는 모스(MOS)형 캐패시터와 접합형 캐패시터를 병렬로 구성한 회로로 제8도중 C_MOS는 모스(MOS)형 캐패시터 C_j는 접합형 캐패시터이며, 상술한 제5도와 제7도의 기능을 겸비한 모스형 캐패시터 C_MOS와 접합형 캐패시터 C_j를 병렬로 연결하였다. 이는 칩(Chip)상에서 모스형 캐패시터를 만들면서 같은 자리에 접합형 캐패시터 C_j를 만들 수 있으므로 칩 면적이 조금 줄어들 경우가 된다. 그리고 바이어스전압에 관계없이 일정한 모스형 캐패시터 C_MOS가 있어서 안정도가 높아지지만 회로설계시 접합형 캐패시터 C_j의 조건을 고려해야 하므로 제7도의 경우와 같은 결과가 된다.

제9도는 본 발명에 따른 회로도로써 제9도중 R_S, R_N은 저항, Q_N는 트랜지스터, C_MOS4, Q_MOS5는 모스(MOS)형 캐패시터, C_j4, C_j5는 접합형 캐패시터이며, 큰 Vi(입력)신호가 트랜지스터 Q_N의 베이스에 인가되면 트랜지스터 Q_N가 포화영역 가까이 오게되도록 접합형 캐패시터 C_j4과 C_j5는 최대로 제4도와 같이 2/2의 순방향 바이어스 전압밖에 걸리지 않으므로 바이어스전압에 관계없이 위상보상 캐패시터 값이 일정해 진다. 그래서 접합형 캐패시터 C_j를 하나만 사용할 경우에는 농도가 높은 p＋형태를 깊게 확산해서 접합 면적을 크게하여 캐패시터 값을 크게 만들 수 있지만 컷 인접압(Cutin Vtg)이 작아지므로 상술한 바와같이 회로설계시 난점이 된다. 그래서 농도를 높이지 못하고 접합면적만 크게하므로 칩 면적이 크게 되지만 두개의 접합형 캐패시터 C_j4, C_j5를 직렬로 사용할 경우에는 농도를 높여 깊게 확산할 수 있으므로 접합 면적이 크게되어 큰 캐패시터 값을 갖게 되면서 적은 면적을 차지하게 되는데 그 예는 제10도는 제9도의 농도에 의한 접합면적도에서와 같이 (A)의 농도가 낮은 경우 (P)와 (B)의 농도가 높은 경우 (P⁺)의 비교로써 알 수 있듯이 실상은 그렇게 커지지 않는다. 따라서 상술한 바와 같이 일정한 캐패시터 값을 유지할 수 있으므로 설계시 용이한 이점이 있다.

Claims (1)

1. 드라이브 회로에서 위상보상용으로 트랜지스터 Q_N의 콜렉터와 베이스 사이에 접합형 캐패시터 C_j4, C_j5는 직렬로 구성하고, 모스형(MOS)캐패시터 C_MOS4, C_MOS5는 병렬로 연결해서 출력에 주파수와 위상 및 비직선의 왜곡감소와 이득 및 위상이 안정되도록 큰 위상보상 캐패시터 값을 얻고 또한 동작시 캐패시터 값의 변화를 없게하여 안정도를 높이도록 구성된 것을 특징으로 하는 드라이브 회로의 위상보상용 캐패시터 결정회로.

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