JPH1056370A

JPH1056370A - 半導体集積回路装置

Info

Publication number: JPH1056370A
Application number: JP8227795A
Authority: JP
Inventors: Makoto Oyamada; 誠小山田; Shoji Takayama; 正二高山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのオン抵抗自動調整回路に
おける回路規模増大を抑止低減し集積度を向上する抵抗
自動調整回路を内蔵した半導体集積回路装置の提供。【解決手段】複数出力端子に各々異なる電位を出力する
基準電位発生回路と、基準電位発生回路からの複数出力
電位が対応するゲート電極に接続され、ドレイン電極が
それぞれ外部端子に接続されてなる第１ＭＯＳトランジ
スタ群と、第１ＭＯＳトランジスタ群のドレイン電極
と、比較用の第１電源端子とを入力とする複数差動増幅
器と、複数差動増幅器の出力信号を、基準電位発生回路
からの複数出力電位から一つ選択する為の信号に変換す
るデコード手段と、デコード手段の出力信号により基準
電位発生回路の複数出力電位から一つ選択するスイッチ
手段と、スイッチ手段の出力がゲート電極に接続されて
なる第２ＭＯＳトランジスタ群と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にＭＯＳトランジスタのオン抵抗調整機能を
有する半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置の内部回路の
高速化は著しく、これに伴い半導体集積回路装置間のデ
ータ転送速度の高速化が求められている。特に、低消費
電力と高集積という特徴を兼ね備えているＣＭＯＳ半導
体集積回路装置間のデータ転送速度を高速化することは
非常に有用である。

【０００３】ＣＭＯＳ半導体集積回路装置の入力バッフ
ァは、その入力端子をＭＯＳトランジスタのゲート端子
に接続しているため、入力インピーダンスはほぼ無限大
であり、入力端子部において発生する信号の反射のた
め、データ転送速度の高速化が妨げられる要因となって
いた。

【０００４】これに対処するため、高速動作を必要とす
る場合には、一般に信号の受端である入力端子あるいは
入出力端子を終端抵抗で終端することにより、ＣＭＯＳ
半導体集積回路装置間の伝送線路とインピーダンス整合
させ、信号の反射を抑えるという方法がとられる。

【０００５】この終端抵抗をＣＭＯＳ半導体集積回路装
置内にＭＯＳトランジスタのオン抵抗を用いて形成する
場合、ゲート絶縁膜厚・チャネル長・不純物濃度などの
製造バラツキに起因して、オン抵抗値が例えば±５０％
程度変動するため、このオン抵抗値を調整することが、
データ転送速度高速化のために必要不可欠となる。

【０００６】このＭＯＳトランジスタのオン抵抗自動調
整回路の従来技術として、例えば特開平８−３２４３５
号公報の記載（７頁２１行〜９頁２０行、図４及び図
５）等が参照される。また、文献（伊勢崎剛志、高橋敏
郎、内田万亀夫、高橋貴彦、吉野亮三、山本雅一、北村
喝章、「６００Ｍｂ／ｓ同時双方向Ｉ／Ｏ回路を内蔵
したＣＭＯＳゲートアレイ」、信学技法、ＩＣＤ９５−
１１０、電子情報通信学会、１９９５年８月発行、第３
頁１２行〜４５行、図２、及び図３）等が参照される。

【０００７】以下、図面を参照して、従来技術について
説明する。

【０００８】図１３は、従来技術に係るＭＯＳトランジ
スタのオン抵抗自動調整回路であり、図１４は、図１３
の構成要素である抵抗調整回路７３−１〜７３−４の一
つの回路構成を示す図である。図１３、図１４を参照し
て、ＭＯＳトランジスタのオン抵抗自動調整回路の構成
と動作について説明する。

【０００９】抵抗調整回路は、図１４に示すように、第
１の電源端子４、第２の電源端子７、第３の電源端子１
０、入力端子８３〜８６（Ｉ１〜Ｉ４）、出力端子８７
（Ｏ１）、８８（ＥＸＴ）、差動増幅器８９、及び抵抗
用ＰチャネルＭＯＳトランジスタ９０〜９４を備えて構
成されている。

【００１０】入力端子８３〜８６（Ｉ１〜Ｉ４）の論理
信号を変化させ抵抗用ＰチャネルＭＯＳトランジスタ９
１〜９４のオン・オフを選択的に制御することにより、
電源端子７と出力端子８８（ＥＸＴ）間の抵抗を調整す
ることができる。

【００１１】ＰチャネルＭＯＳトランジスタ９０は、最
大抵抗値を設定するものでゲート電極を接地端子９に接
続し常時オン状態としている。差動増幅器８９は、出力
端子８８（ＥＸＴ）と電源端子４との電位を比較し、出
力端子８８（ＥＸＴ）の方が高電位であれば論理信号ロ
ーレベルを、低電位であればハイレベルを出力端子８７
（Ｏ１）に出力する。

【００１２】出力端子８８（ＥＸＴ）と接地端子間に所
望の抵抗値を有する基準抵抗を接続し、第１の電源端子
４の電位を第２の電源端子７の電位の１／２に設定する
と、ＰチャネルＭＯＳトランジスタ９０〜９４による合
成抵抗が所望の抵抗値よりも大きいか小さいかを出力端
子８７（Ｏ１）に論理信号として取り出すことができ
る。

【００１３】すなわち、ＰチャネルＭＯＳトランジスタ
９０〜９４による合成抵抗が基準抵抗の抵抗値よりも大
きければ、ＰチャネルＭＯＳトランジスタ９０〜９４の
合成抵抗と基準抵抗の分圧により、出力端子８８（ＥＸ
Ｔ）の電位は、第２の電源端子７の電位の１／２よりも
低くなり、出力端子８７（Ｏ１）にハイレベルを出力す
る。

【００１４】一方、ＰチャネルＭＯＳトランジスタ９０
〜９４による合成抵抗が基準抵抗の抵抗値よりも小さけ
れば出力端子８８（ＥＸＴ）の電位は第２の電源端子７
の電位の１／２よりも高くなり出力端子８７（Ｏ１）に
ローレベルを出力する。この論理出力を調整対象のＭＯ
Ｓトランジスタ抵抗のオン・オフ制御に利用したものが
図１３に示した従来例である。

【００１５】図１３を参照すると、この従来のＭＯＳト
ランジスタのオン抵抗自動調整回路では、図１４に示し
た抵抗調整回路を４個用いて構成されている。

【００１６】抵抗調整回路７３−１〜７３−４の出力端
子ＥＸＴは、外部端子７４−１〜７４−４に接続され、
外部端子７４−１〜７４−４と接地端子９間には所望の
抵抗値を有する基準抵抗７５−１〜７５−４が接続され
ている。

【００１７】抵抗調整回路７３−１の入力端子Ｉ１は接
地端子９に、入力端子Ｉ２〜Ｉ４は第３の電源端子１０
に、出力端子Ｏ１は調整対象抵抗８２のＰチャネルＭＯ
Ｓトランジスタ７７−１〜７７−ｎのゲート電極と抵抗
調整回路７３−２〜７３−４の入力端子Ｉ１にそれぞれ
接続されている。

【００１８】また、抵抗調整回路７３−２の入力端子Ｉ
２は接地端子９に、入力端子Ｉ３、Ｉ４は第３の電源端
子１０に、出力端子Ｏ１は調整対象抵抗８２のＰチャネ
ルＭＯＳトランジスタ７８−１〜７８−ｎのゲート電極
と抵抗調整回路７３−３、７３−４の入力端子Ｉ２にそ
れぞれ接続されている。

【００１９】抵抗調整回路７３−３の入力端子Ｉ３は接
地端子９に、入力端子Ｉ４は第３の電源端子１０に、出
力端子Ｏ１は調整対象抵抗８２のＰチャネルＭＯＳトラ
ンジスタ７９−１〜７９−ｎのゲート電極と抵抗調整回
路７３−４の入力端子Ｉ３にそれぞれ接続されている。

【００２０】抵抗調整回路７３−４の入力端子Ｉ４は接
地端子９に、出力端子Ｏ１は調整対象抵抗８２のＰチャ
ネルＭＯＳトランジスタ８０−１〜８０−ｎのゲート電
極にそれぞれ接続されている。

【００２１】調整対象抵抗８２は、電源端子７と、抵抗
端子８１−１〜８１−ｎ間に各々５個のＰチャネルＭＯ
Ｓトランジスタ７６−１〜８０−ｎで構成されている。
ＰチャネルＭＯＳトランジスタ７６−１〜８０−ｎは、
図１４に示した抵抗調整回路に含まれているＰチャネル
ＭＯＳトランジスタ９０〜９４と同一のサイズに設定さ
れている。

【００２２】また、ＰチャネルＭＯＳトランジスタ７６
−１〜７６−ｎは、図１４に示した抵抗調整回路のＰチ
ャネルＭＯＳトランジスタ９０と同様に、最大抵抗値を
設定するべくゲート電極が接地端子９に接続され常時オ
ン状態となっている。

【００２３】ここで、所望の抵抗値を、仮に通常の伝送
線路インピーダンスとして用いられている５０Ωとした
い場合には、基準抵抗７５−１〜７５−４の抵抗値を５
０Ωとすれば良い。

【００２４】各抵抗調整回路７３−１〜７３−４内の５
個のＰチャネルＭＯＳトランジスタのサイズは、これら
の合成抵抗が５０Ωを包含する、例えば２５Ω〜１００
Ω程度の範囲の抵抗値がオン・オフの制御により実現で
きるように決定する。

【００２５】このような構成とすることで、製造バラツ
キなどでＰチャネルＭＯＳトランジスタのオン抵抗が変
動した場合でも、調整対象抵抗である５個のＰチャネル
ＭＯＳトランジスタの合成抵抗値を自動的に５０Ωに近
づけることができる。すなわち、抵抗調整回路７３−１
〜７３−４における、基準抵抗７５−１〜７５−４と５
個のＰチャネルＭＯＳトランジスタの合成抵抗値の比較
結果を、調整対象抵抗８２内のＰチャネルＭＯＳトラン
ジスタのオン・オフ制御用信号として利用し、自動的に
抵抗を調整しているのである。

【００２６】ここでは、ＰチャネルＭＯＳトランジスタ
のオン抵抗調整回路を説明したが、ＮチャネルＭＯＳト
ランジスタを用いても同様の調整回路が実現できる。

【００２７】図１５は、従来技術を半導体集積回路間の
伝送線路を介した信号授受に適用した例を示す回路構成
を示す図である。

【００２８】図１５を参照して、送信側ＬＳＩ１０６
は、データ入力端子（内部）９５−１〜９５−ｎと、出
力バッファ９６−１〜９６−ｎと、データ出力端子（外
部）９７−１〜９７−ｎと、を備えて構成されている。
なお、上記従来の自動調整回路の適用例に直接関係しな
い内部回路は省略されている。

【００２９】一方、受信側ＬＳＩ１０７は、データ入力
端子（外部）９９−１〜９９−ｎと、抵抗調整信号入力
端子１００〜１０３と、入力バッファ１０４−１〜１０
４−ｎと、データ出力端子（内部）１０５−１〜１０５
−ｎと、を備えて構成されている。なお、上記従来技術
の適用例に直接関係しない内部回路は省略されている。

【００３０】送信側ＬＳＩ１０６と受信側ＬＳＩ１０７
との間は、伝送線路９８−１〜９８−ｎで接続されてい
る。伝送線路９８−１〜９８−ｎの特性インピーダンス
は通常５０Ωが採用されており、上述の自動調整回路を
適用すれば調整対象の抵抗８２の抵抗値を自動的に５０
Ωに設定することができ、インピーダンス整合が容易に
行える。このため、データ入力端子９９−１〜９９−ｎ
で信号の反射が発生せず高速のデータ伝送が支障無く実
現可能となる。

【００３１】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術は、ＭＯＳトランジスタのオン抵抗の調整精
度を向上させようとすると集積度が劣化するという、問
題点を有している。

【００３２】その理由は、抵抗値の調整を予め配置され
ている複数のＭＯＳトランジスタのオン・オフ制御によ
って行うため、調整精度を向上させるには、抵抗用ＭＯ
Ｓトランジスタ数、抵抗調整回路、抵抗調整用制御信号
の配線数を増加させなければならなず、回路規模が増大
することによる。

【００３３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＭＯＳトランジ
スタのオン抵抗自動調整回路における回路規模の増大を
抑止低減し、集積度を向上する、抵抗自動調整回路を内
蔵した半導体集積回路装置を提供することにある。

【００３４】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路装置は、複数の出力端子に
各々異なる電位を出力する基準電位発生回路と、前記基
準電位発生回路からの複数の出力電位がそれぞれに対応
するゲート電極に接続され、ドレイン電極がそれぞれ外
部端子に接続されてなる第１のＭＯＳトランジスタ群
と、前記第１のＭＯＳトランジスタ群のドレイン電極
と、比較用の第１の電源端子とを入力とする複数の差動
増幅器と、前記複数の差動増幅器の出力信号に基づき、
前記基準電位発生回路からの複数の出力電位の中から所
望の一つを選択するための信号に変換するデコード手段
と、前記デコード手段の出力信号により前記基準電位発
生回路の複数の出力電位の中から所望の一つを選択し出
力するスイッチ手段と、前記スイッチ手段の出力がゲー
ト電極に接続されてなる第２のＭＯＳトランジスタ群
と、を備えたことを特徴とする。

【００３５】本発明においては、抵抗値の調整を、１個
の抵抗用ＭＯＳトランジスタのゲート電極に印加する基
準電位発生回路からの電位を変えることで行う。抵抗調
整精度を向上させる場合には、半導体集積回路装置内に
含まれる一つの基準電位発生回路の出力電位数を増加さ
せかつそれに見合った数のアナログスイッチを設けるだ
けでよい。従って高精度の抵抗自動調整回路を高集積に
実現でき半導体集積回路装置の集積度を向上させること
ができる。

【００３６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００３７】

【実施の形態１】図１は、本発明の第１の実施の形態に
係る半導体集積回路装置内の抵抗自動調整回路の回路構
成を示す図である。

【００３８】図１を参照すると、本発明の実施の形態に
おいては、１０個の出力端子Ｖ１〜Ｖ１０に各々異なる
電位を出力する基準電位発生回路（１）１と、基準電位
発生回路（１）１からの１０種類の出力電位が各々に対
応するゲート電極に接続され、各々のドレイン電極が外
部端子８−１〜８−１０に接続された１０個のＰチャネ
ルＭＯＳトランジスタ６−１〜６−１０と、Ｐチャネル
ＭＯＳトランジスタ６−１〜６−１０のドレイン電極と
比較用第１の電源端子４が正転入力端子、反転入力端子
に接続された１０個の差動増幅器５−１〜５−１０と、
差動増幅器５−１〜５−１０の出力論理信号を基準電位
発生回路（１）１からの複数の出力電位の中から所望の
一つを選択するための論理信号を変換するデコーダ３
と、デコーダ（１）３の出力論理信号により基準電位発
生回路（１）１の複数の出力電位の中から所望の一つの
電位を選択し、ＰチャネルＭＯＳトランジスタ１２−１
〜１２−ｎからなる調整対象の抵抗１４へ伝達するアナ
ログスイッチ２−１〜２−１０と、調整対象の抵抗１４
に接続される第２の電源端子７と、半導体集積回路装置
全体の電源となる第３の電源端子１０と、を備えて構成
されている。なお、基準電圧発生回路（１）１及びデコ
ーダ（１）３において、「（１）」は第１の実施の形態
であることを明記したものである。

【００３９】基準抵抗１１−１〜１１−１０は、実現し
ようとしている所望の抵抗値を持った抵抗素子で、半導
体集積回路装置の外部に配置され、外部端子８−１〜８
−１０と接地端子９間に接続されている。

【００４０】ＰチャネルＭＯＳトランジスタ１２−１〜
１２−ｎと、ＰチャネルＭＯＳトランジスタ６−１〜６
−１０とは、各々同一トランジスタサイズで構成されて
いる。

【００４１】次に、本発明の実施の形態の動作について
図１を参照して詳細に説明する。

【００４２】第１の電源端子４の電位を、第２の電源端
子７の電位の１／２に設定し、外部端子８−１〜８−１
０に、所望の抵抗値を有する基準抵抗１１−１〜１１−
１０を接続すると、差動増幅器５−１〜５−１０は、Ｐ
チャネルＭＯＳトランジスタ６−１〜６−１０のオン抵
抗と、基準抵抗１１−１〜１１−１０と、の大小比較結
果を論理信号としてデコーダ（１）３に出力する。

【００４３】デコーダ（１）３は、この論理信号を、基
準抵抗１１−１〜１１−１０に近いオン抵抗を示すＰチ
ャネルＭＯＳトランジスタ６−１〜６−１０のゲート電
極電位を基準電位発生回路（１）１の出力端子Ｖ１〜Ｖ
１０の中から選択する論理信号に変換する。

【００４４】すなわち、デコーダ（１）３は、調製対象
の抵抗１４に伝達すべき基準電位発生回路（１）の最適
電位を一つ選択するための論理信号をアナログスイッチ
２−１〜２−１０に伝達する。

【００４５】ＰチャネルＭＯＳトランジスタ１２−１〜
１２−ｎと、ＰチャネルＭＯＳトランジスタ６−１〜６
−１０とは、各々同一トランジスタサイズに設定されて
いるため、調整対象の抵抗１４は、ＰチャネルＭＯＳト
ランジスタ６−１〜６−１０が基準抵抗に近いオン抵抗
を示す電位を供給することにより、自動的に基準抵抗に
近い値になる。

【００４６】こうして調整対象の抵抗１４の抵抗値を、
外部端子８−１〜８−１０に接続された基準抵抗１１−
１〜１１−１０の抵抗値に調整可能としている。

【００４７】

【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例について図面を参照して説明
する。以下では、本発明の実施例として、上記実施の形
態の説明で参照した図１の抵抗自動調整回路の個々の構
成要素となる回路の具体的な構成例を図２〜図６を参照
して説明する。

【００４８】図２は、図１に示した基準電位発生回路
（１）１の回路構成を示す図である。図２を参照して、
基準電位発生回路（１）１は、第３の電源端子１０と接
地端子９間に１０個の抵抗１５−１〜１５−１０が直列
に接続されている。各抵抗１５−１〜１５−１０の接続
部には、基準電位発生回路（１）の出力端子（Ｖ１〜Ｖ
１０）１６−１〜１６−１０が設けられている。

【００４９】抵抗１５−１〜１５−１０は同一の抵抗値
を有している。従って出力端子Ｖ１〜Ｖ１０には第３の
電源端子１０の電位を１０分割した１０種類の電位が出
力されることになる。

【００５０】図３は、図１のアナログスイッチ２−１〜
２−１０の回路構成を示す図である。図３を参照して、
アナログスイッチは、ＰチャネルＭＯＳトランジスタ２
１と、ＮチャネルＭＯＳトランジスタ２２が入力端子１
７と出力端子１９との間に接続され、そのオン／オフは
制御入力端子１８の値とインバータ２０により決定され
る。制御入力端子１８がハイレベルならば、Ｐチャネル
ＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジス
タ２２は共にオン状態とされ入力端子１７と出力端子１
９間は導通状態となり、一方、制御入力端子１８がロー
レベルの場合は、入力端子１７と出力端子１９間は非導
通状態となる。

【００５１】図４は、図１のデコーダ（１）３の回路構
成を示す図である。図４を参照して、デコーダ（１）３
は、デコーダ入力端子２３−１〜２３−１０と、デコー
ダ出力端子２４−１〜２４−１０、２入力ＮＡＮＤ２
５、２入力ＥＸＣＬＵＳＩＶＥ−ＯＲ２６−１〜２６−
８、及び２入力ＡＮＤ２７を備えて構成されている。図
５に、このデコーダ回路の動作を示す真理値表を示す。

【００５２】図６は、図１の差動増幅器５−１〜５−１
０の回路構成を示す図である。図６を参照して、差動増
幅器は、第３の電源端子１０、接地端子９、入力端子２
８、２９、出力端子３０、ＰチャネルＭＯＳトランジス
タ３１〜３３、ＮチャネルＭＯＳトランジスタ３４、３
５から構成されている。すなわち、ソースが共通接続さ
れて定電流源として作用するＰチャネルＭＯＳトランジ
スタ３１に接続された差動対ＰチャネルＭＯＳトランジ
スタ３２、３３と、この差動対トランジスタの能動負荷
を構成するカレントミラー構成のＮチャネルＭＯＳトラ
ンジスタ３４、３５とを備えて構成され、トランジスタ
３３のドレインから出力が取り出されている。

【００５３】以上、本実施例の抵抗自動調整回路は、図
２〜図６に示した回路構成の各構成要素を、図１に示す
ように接続することにより構成されている。

【００５４】図１〜図６において第３の電源端子１０と
接地端子９間の電位差は３Ｖ、第２の電源端子７と接地
端子９間の電位差は１．２Ｖ、第１の電源端子４との電
位差は０．６Ｖ、基準抵抗１１−１〜１１−１０の抵抗
値は５０Ω、ＰチャネルＭＯＳトランジスタ６−１〜６
−１０、１２−１〜１２−ｎのチャネル長とチャネル幅
は製造条件が中心的条件であった場合にＰチャネルＭＯ
Ｓトランジスタ６−５のオン抵抗が５０Ωになるように
設定している。

【００５５】次に、本実施例の動作について図１〜図６
を参照して説明する。

【００５６】第３の電源端子１０の電位は３Ｖであるか
ら、基準電位発生回路（１）１の出力端子Ｖ１〜Ｖ１０
の出力電位は２．７Ｖ〜０Ｖになる。ここで、製造条件
が中心的条件であったとすると、出力電位Ｖ５の電位
１．７Ｖが印加されるＰチャネルＭＯＳトランジスタ６
−５が５０Ωの抵抗値を示す。

【００５７】ＰチャネルＭＯＳトランジスタ６−１〜６
−４のオン抵抗は、５０Ωよりも大きな値となり、Ｐチ
ャネルＭＯＳトランジスタ６−６〜６−１０のオン抵抗
は、５０Ωよりも小さな値となる。

【００５８】この状態では、差動増幅器５−１〜５−５
の出力はハイレベル、差動増幅器５−６〜５−１０の出
力はローレベルになる。

【００５９】このような差動増幅器の出力信号を伝達さ
れたデコーダ（１）３は、図５に示した真理値表から分
かるように、出力端子Ｏ５のみをハイレベルとする。こ
のため、アナログスイッチ２−５のみが導通状態とな
り、調整対象の抵抗１４には、基準電位発生回路（１）
１の出力電位Ｖ５が選択されて供給される。

【００６０】出力電位Ｖ５の電位１．７Ｖが調整対象の
抵抗１４に供給されると、ＰチャネルＭＯＳトランジス
タ１２−１〜１２−ｎはＰチャネルＭＯＳトランジスタ
６−５と同一のバイアス状態となり、オン抵抗は５０Ω
となる。

【００６１】以上のようにして各電源端子に電位を供給
し、基準抵抗を外部に接続するだけで自動的に調整され
た基準抵抗と同抵抗値を示すＭＯＳトランジスタ内部抵
抗が得られる。

【００６２】図７は、本発明の別の実施例として、本発
明に係る自動調整回路を半導体集積回路間の伝送線路を
介した信号授受に適用した場合の回路構成を示す図であ
る。

【００６３】図７を参照して、送信側ＬＳＩ４４はデー
タ入力端子（内部）３６−１〜３６−ｎと、出力バッフ
ァ３７−１〜３７−ｎと、データ出力端子（外部）３８
−１〜３８−ｎと、を備えて構成されており、本発明の
主題に直接関係しない内部回路は省略されている。

【００６４】一方、受信側ＬＳＩ４５は、データ入力端
子（外部）４０−１〜４０−ｎと、抵抗調整信号入力端
子４１と、入力バッファ４２−１〜４２−ｎと、データ
出力端子（内部）４３−１〜４３−ｎと、を備えて構成
されており、本発明の主題に直接に関係しない内部回路
は省略されている。

【００６５】送信側ＬＳＩ４４と受信側ＬＳＩ４５間は
伝送線路３９−１〜３９−ｎで接続されている。伝送線
路３９−１〜３９−ｎの特性インピーダンスは通常５０
Ωが採用されており、上述の実施例の自動調整回路を適
用したことにより、調整対象の抵抗１４の抵抗値を自動
的に５０Ωに設定することができ、インピーダンス整合
が容易に行える。このため、データ入力端子４０−１〜
４０−ｎで信号の反射が発生せず高速のデータ伝送が支
障無く実現可能となる。

【００６６】図７を参照すると、この実施例において、
注目すべき点は、調整対象の抵抗１４用ＰチャネルＭＯ
Ｓトランジスタが、各データ入力端子（外部）４０−１
〜４０−ｎ毎にわずか１個で実現できる点である。ま
た、抵抗調整用信号入力端子４１も１個で実現できてお
り、従来技術に比べ、特段の高集積化を実現できるとい
う利点を有している。そして、抵抗調整精度を更に向上
させる場合、従来技術では各データ入力端子毎のＭＯＳ
トランジスタ数を増やさなければならないため、本発明
の高集積化効果は更に大きくなる。

【００６７】

【実施の形態２】次に、本発明の第２の実施の形態につ
いて図面を参照して説明する。

【００６８】図８は、本発明の第２の実施の形態に係る
半導体集積回路装置内の抵抗自動調整回路の回路構成を
示す図である。図８を参照すると、本発明の第２の実施
の形態においては、５個の出力端子Ｖ１〜Ｖ５に各々異
なる電位を出力する基準電位発生回路（２）４６と、基
準電位発生回路（２）４６からの５種類の出力電位が各
々に対応するゲート電極に接続されかつ各々のドレイン
電極が外部端子５２−１〜５２−５に接続された５個の
ＮチャネルＭＯＳトランジスタ５１−１〜５１−５と、
ＮチャネルＭＯＳトランジスタ５２−１〜５２−５のド
レイン電極と比較用第１の電源端子４が各々入力に接続
された５個の差動増幅器５０−１〜５０−５と、差動増
幅器５０−１〜５０−５の出力論理信号を基準電位発生
回路（２）４６からの複数の出力電位の中から所望の一
つを選択するための論理信号に変換するデコーダ（２）
４９と、デコーダ（２）４９の出力論理信号により基準
電位発生回路（２）４６の複数の出力電位の中から所望
の一つの電位を選択しＮチャネルＭＯＳトランジスタ５
４−１〜５４−ｎからなる調整対象の抵抗１４へ伝達す
るアナログスイッチ４８−１〜４８−５と、抵抗端子５
５−１〜５５−ｎと、を備えて構成されている。なお、
基準電圧発生回路（２）４６及びデコーダ（２）４９の
「（２）」は、第２の実施の形態であることを表してい
る。

【００６９】基準抵抗５３−１〜５３−５は、実現しよ
うとしている所望の抵抗値を持った抵抗素子で半導体集
積回路装置の外部に配置され、外部端子５２−１〜５２
−５と第２の電源端子７間に接続されている。

【００７０】ＮチャネルＭＯＳトランジスタ５４−１〜
５４−ｎと、ＮチャネルＭＯＳトランジスタ５１−１〜
５１−５とは、各々同一トランジスタサイズで構成され
ている。

【００７１】この実施の形態は、前記実施の形態の調整
対象抵抗がＰチャネルＭＯＳトランジスタを使用した例
であるのに対し、ＮチャネルＭＯＳトランジスタで調整
対象抵抗を構成したものである。

【００７２】次に、本発明の第２の実施の形態の動作に
ついて図８を参照して詳細に説明する。

【００７３】第１の電源端子４の電位を第２の電源端子
７の電位の１／２に設定し、外部端子５２−１〜５２−
５に所望の抵抗値を有する基準抵抗５３−１〜５３−５
を接続すると、差動増幅器５０−１〜５０−５はＮチャ
ネルＭＯＳトランジスタ５１−１〜５１−５のオン抵抗
と基準抵抗５３−１〜５３−５との大小比較結果を論理
信号としてデコーダ（２）４９に出力する。

【００７４】デコーダ（２）４９は、この論理信号を基
準抵抗５２−１〜５２−５に近いオン抵抗を示すＮチャ
ネルＭＯＳトランジスタ５１−１〜５１−５のゲート電
極電位を基準電位発生回路（２）４６の出力端子Ｖ１〜
Ｖ５の中から選択する論理信号に変換する。

【００７５】すなわち、デコーダ（２）４９は調整対象
の抵抗５６に伝達すべき基準電位発生回路（２）４６の
最適電位を一つ選択するための論理信号をアナログスイ
ッチ４８−１〜４８−５に伝達する。

【００７６】ＮチャネルＭＯＳトランジスタ５４−１〜
５４−ｎと、ＮチャネルＭＯＳトランジスタ５１−１〜
５１−５とは、各々同一トランジスタサイズに設定され
ているため、調整対象の抵抗５６はＮチャネルＭＯＳト
ランジスタ５１−１〜５１−５が基準抵抗に近いオン抵
抗を示す電位を供給されることで自動的に基準抵抗に近
い値になる。このようにして、この実施の形態において
も、調整対象の抵抗５６の抵抗値を、外部端子５２−１
〜５２−５に接続された基準抵抗５３−１〜５３−５の
抵抗値に調整できる。

【００７７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００７８】本発明の実施例として、図８を参照して説
明した上記第２の実施の形態の抵抗自動調整回路の個々
の構成要素となる回路の具体的な構成例を図９〜図１２
を参照して説明する。なお、アナログスイッチ４８−１
〜４８−５と差動増幅器５０−１〜５０−５はそれぞれ
図３、図６と同一の構成とされることから、その説明は
省略する。

【００７９】図９は、図８の基準電位発生回路（２）４
６の回路構成を示す図である。第３の電源端子１０と、
接地端子９と、の間に、１１個の抵抗５７−１〜５７−
５と抵抗５７−６〜５７−１１が直列に接続されてい
る。各抵抗５７−１〜５７−１１の接続部の電位はセレ
クタ５８−１〜５８−５を介して基準電位発生回路
（２）出力端子（Ｖ１〜Ｖ５）６０−１〜６０−５に出
力される。抵抗５７−１〜５７−１１は同一の抵抗値を
有している。

【００８０】このため、出力端子Ｖ１〜Ｖ５には第３の
電源端子１０の電位を５分割した５種類の電位か、６分
割した５種類の電位のいずれかが出力されることにな
る。

【００８１】図９に示したセレクタ５８−１〜５８−５
は、図１０に示すような回路構成とされており、アナロ
グスイッチ６６、６７は、図３に示したＣＭＯＳ型構成
とされている。セレクタ入力端子（Ｓ）６３の論理信号
がハイレベルの時はセレクタ入力端子（Ｉ２）６２とセ
レクタ出力端子（Ｏ１）６４が導通し、セレクタ入力端
子（Ｓ）６３の論理信号がローレベルの時はセレクタ入
力端子（Ｉ１）６１とセレクタ出力端子（Ｏ１）６４が
導通する。

【００８２】このようなセレクタ５８−１〜５８−５の
動作によって、図９に示した基準電位発生回路は、基準
電位発生回路（２）入力端子（ＣＴＬ）の論理信号がハ
イレベルの時には、出力端子Ｖ１〜Ｖ５に、第３の電源
端子１０の電位を６分割した内の５種類の電位を出力
し、基準電位発生回路（２）入力端子（ＣＴＬ）の論理
信号がローレベルの時には、出力端子Ｖ１〜Ｖ５に第３
の電源端子１０の電位を５分割した５種類の電位を出力
する。

【００８３】図１１は、図８のデコーダ（２）４９の回
路構成を示す図である。図１１を参照して、デコーダ４
９は、デコーダ入力端子６８−１〜６８−５と、デコー
ダ出力端子６９−１〜６９−５、２入力ＮＡＮＤ７０、
２入力ＥＸＣＬＵＳＩＶＥ−ＯＲ（排他的論理和）７１
−１〜７１−３、２入力ＡＮＤ７２で構成されている。
図１２に、このデコーダ回路の動作を示す真理値表を示
す。

【００８４】本実施例の抵抗自動調整回路は、図９〜図
１１および図３、図６の構成の回路を、図８に示すよう
な接続構成とすることで、構成されている。

【００８５】次に、本実施例の動作について図９から１
２を用いて説明する。

【００８６】基本的な動作は、図１の抵抗自動調整回路
と同様である。本実施例の動作が相違する点は、ＭＯＳ
トランジスタがＰチャネルからＮチャネルに変わってい
る点と、基準電位発生回路（２）４６の回路構成が異な
っており、基準電位制御端子４７で抵抗値の調整を微妙
に変えることができる点である。

【００８７】このように、ＮチャネルＭＯＳトランジス
タを用いても実現可能であり、基準電位発生回路にはこ
のほかにも各種の回路が考えられる。

【００８８】ここでは、基準電位発生回路を半導体集積
回路の電源端子の電位を分割することで構成しているが
別端子として外部の電位可変な電源に接続すれば更に高
精度な調整も可能であるという効果がある。

【００８９】

【発明の効果】以上説明したように、本発明によれば、
抵抗自動調整回路を内蔵した半導体集積回路装置の集積
度を向上させることのできるという効果を奏する。

【００９０】その理由は、本発明においては、ＭＯＳト
ランジスタのオン抵抗自動調整回路を少ない素子数及び
少ない信号配線数で実現できるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路構成を示す図
である。

【図２】本発明の一実施例における基準電位発生回路の
回路構成を示す図である。

【図３】本発明の一実施例におけるアナログスイッチの
回路構成を示す図である。

【図４】本発明の一実施例におけるデコーダの回路構成
を示す図である。

【図５】図４のデコーダの真理値表である。

【図６】本発明の実施例における差動増幅器の回路図で
ある。

【図７】本発明の実施例を適用した回路構成を示す図で
ある。

【図８】本発明の第２の実施の形態の回路構成を示す図
である。

【図９】本発明の第２の実施例における基準電位発生回
路の回路構成を示す図である。

【図１０】本発明の第２の実施例におけるセレクタの回
路構成を示す図である。

【図１１】本発明の第２の実施例におけるデコーダの回
路構成を示す図である。

【図１２】図１１のデコーダの真理値表である。

【図１３】従来技術による抵抗自動調整回路の回路構成
を示す図である。

【図１４】図１３内の抵抗調整回路の回路構成を示す図
である。

【図１５】従来技術の抵抗自動調整回路を適用した回路
構成を示す図である。

【符号の説明】

１基準電位発生回路（１）２−１〜２−１０アナログスイッチ３デコーダ（１）４第１の電源端子５−１〜５−１０差動増幅器６−１〜６−１０、１２−１〜１２−ｎ、ＰチャネルＭ
ＯＳトランジスタ７第２の電源端子８−１〜８−１０外部端子９接地端子１０第３の電源端子１１−１〜１１−１０基準抵抗１３−１〜１３−ｎ抵抗端子１４調整対象の抵抗１５−１〜１５−１０抵抗１６−１〜１６−１０基準電位発生回路（１）出力端
子（Ｖ１〜Ｖ１０）１７アナログスイッチ入力端子（Ｉ１）１８アナログスイッチ入力端子（ＣＴＬ）１９アナログスイッチ出力端子（Ｏ１）２０インバータ２１、３１〜３３ＰチャネルＭＯＳトランジスタ２２、３４、３５ＮチャネルＭＯＳトランジスタ２３−１〜２３−１０デコーダ入力端子（Ｉ１〜Ｉ１
０）２４−１〜２４−１０デコーダ出力端子（Ｏ１〜Ｏ１
０）２５２入力ＮＡＮＤ２６−１〜２６−８２入力ＥＸＣＬＵＳＩＶＥ−ＯＲ２７２入力ＡＮＤ２８差動増幅器入力端子（＋）２９差動増幅器入力端子（−）３６−１−１〜３６−ｎデータ入力端子（内部）３７−１〜３７−ｎ出力バッファ３８−１〜３８−ｎデータ出力端子（外部３９−１〜３９−ｎ伝送線路４０−１〜４０−ｎデータ入力端子（外部）４１抵抗調整用入力端子４２−１〜４２−ｎ入力バッファ４３−１〜４３−ｎデータ出力端子（内部）４４送信側ＬＳＩ４５受信側ＬＳＩ４６基準電位発生回路（２）４７基準電位制御端子４８−１〜４８−５アナログスイッチ４９デコーダ（２）５０−１〜５０−５差動増幅器５１−１〜５１−５、５４−１〜５４−ｎＮチャネル
ＭＯＳトランジスタ５２−１〜５２−５外部端子５３−１〜５３−５基準抵抗５５−１〜５５−ｎ抵抗端子５６調整対象の抵抗５７−１〜５７−１１抵抗５８−１〜５８−５セレクタ５９基準電位発生回路（２）入力端子（ＣＴＬ）６０−１〜６０−５基準電位発生回路（２）出力端子
（１〜Ｖ５）６１セレクタ入力端子（Ｉ１）６２セレクタ入力端子（Ｉ２）６３セレクタ入力端子（Ｓ）６４セレクタ出力端子（Ｏ１）６５インバータ６６、６７アナログスイッチ６８−１〜６８−５デコーダ入力端子（Ｉ１〜Ｉ５）６９−１〜６９−５デコーダ出力端子（Ｏ１〜Ｏ５）７０２入力ＮＡＮＤ７１−１〜７１−３２入力ＥＸＣＬＵＳＩＶＥ−ＯＲ７２２入力ＡＮＤ７３−１〜７３−４抵抗調整回路７４−１〜７４−４外部端子７５−１〜７５−４基準抵抗７６−１〜７６−ｎ、７７−１〜７７−ｎ、７８−１〜
７８−ｎ、７９−１〜７９−ｎ、８０−１〜８０−ｎ
ＰチャネルＭＯＳトランジスタ８１−１〜８１−ｎ抵抗端子８２調整対象の抵抗８３抵抗調整回路入力端子（Ｉ１）８４抵抗調整回路入力端子（Ｉ２）８５抵抗調整回路入力端子（Ｉ３）８６抵抗調整回路入力端子（Ｉ４）８７抵抗調整回路出力端子（Ｏ１）８８抵抗調整回路出力端子（ＥＸＴ）８９差動増幅器９０〜９４ＰチャネルＭＯＳトランジスタ９５−１〜９５−ｎデータ入力端子（内部）９６−１〜９６−ｎ出力バッファ９７−１〜９７−ｎデータ出力端子（外部）９８−１〜９８−ｎ伝送線路９９−１〜９９−ｎデータ入力端子（外部）１００第１の抵抗調整信号入力端子１０１第２の抵抗調整信号入力端子１０２第３の抵抗調整信号入力端子１０３第４の抵抗調整信号入力端子１０４−１〜１０４−ｎ入力バッファ１０５−１〜１０５−ｎデータ出力端子（内部）１０６送信側ＬＳＩ１０７受信側ＬＳＩ

Claims

【特許請求の範囲】

【請求項１】複数の出力端子に各々異なる電位を出力す
る基準電位発生回路と、前記基準電位発生回路からの複数の出力電位がそれぞれ
に対応するゲート電極に接続され、ドレイン電極がそれ
ぞれ外部端子に接続されてなる第１のＭＯＳトランジス
タ群と、前記第１のＭＯＳトランジスタ群のドレイン電極と、比
較用の第１の電源端子とを入力とする複数の差動増幅器
と、前記複数の差動増幅器の出力信号に基づき、前記基準電
位発生回路からの複数の出力電位の中から所望の一つを
選択するための信号に変換するデコード手段と、前記デコード手段の出力信号により前記基準電位発生回
路の複数の出力電位の中から所望の一つを選択し出力す
るスイッチ手段と、前記スイッチ手段の出力がゲート電極に接続されてなる
第２のＭＯＳトランジスタ群と、を備えたことを特徴とする半導体集積回路装置。
【請求項２】前記第１のＭＯＳトランジスタ群のドレイ
ン電極が接続された前記外部端子が基準抵抗を介して共
通電位に接続されてなることを特徴とする請求項１記載
の半導体集積回路装置。
【請求項３】前記スイッチ手段がアナログスイッチから
構成されることを特徴とする請求項１記載の半導体集積
回路装置。
【請求項４】複数の出力端子に各々異なる電位を出力す
る基準電位発生回路と、前記基準電位発生回路からの複数の出力電位がそれぞれ
に対応するゲート電極に接続され、ドレイン電極が、そ
れぞれ基準抵抗を介して共通電位に接続されてなる第１
のＭＯＳトランジスタ群と、前記第１のＭＯＳトランジスタ群のオン抵抗と、前記基
準抵抗との大小比較結果をそれぞれ論理信号として出力
する比較手段と、前記比較手段の複数の比較結果出力信号に基づき、前記
基準電位発生回路からの複数の出力電位の中から一つを
選択するための信号に変換するデコード手段と、前記デコード手段の出力信号により前記基準電位発生回
路の複数の出力電位の中から一つを選択し、第２のＭＯ
Ｓトランジスタ群からなる調整対象の抵抗へ伝達する手
段と、を備えたことを特徴とする半導体集積回路装置。