CN219554953U - 用于串并转换器的驱动电路 - Google Patents

Abstract

本公开提供了一种用于串并转换器的驱动电路。该驱动电路包括：串联的第一校准电路和第二校准电路，其中所述第一校准电路的第一端与所述驱动电路的电源相连，所述第一校准电路的第二端与所述第二校准电路的第一端直接串联，所述第二校准电路的第二端接地，其中所述第一校准电路包括多个并联的第一校准单元，每个第一校准单元包括串联的第一开关和第一多晶硅电阻，所述第二校准电路包括多个并联的第二校准单元，每个第二校准单元包括串联的第二开关和第二多晶硅电阻。

Description

用于串并转换器的驱动电路

技术领域

本公开概括而言涉及串并转换器领域，更具体地，涉及一种用于串并转换器的驱动电路。

背景技术

串并转换器(SERDES，是英文SERializer(串行器)和DESerializer(解串器)的简称)是一种主流的时分多路复用、点对点的通信接口。在发射端，串并转换器可以将多路低速并行信号转换成高速串行信号，由发射机进行发送，经由传输信道传输至接收端。在接收端，串并转换器可以接收高速串行信号，并将其重新转换成低速并行信号以进行处理。

随着串并转换器的速度越来越高，信号完整的问题越来越重要，也就是说串并转换器与传输信道的阻抗匹配对信号传输质量的影响越来越大。对于串并转换器来说，优化信号完整性的方法是阻抗匹配，也就是维持输入或输出端内阻等于传输线的特征阻抗。

在传统的串并转换器的驱动电路中，如串并转换器输出端的驱动电路中，利用两个m位的校准信号来调节校准单元中开关并联的个数以达到阻抗校准的目的，并且由m位的数据信号来进行正常的高速数据发送。

然而，在这种传统方式中，由于只能利用校准信号来调节开关并联个数，而为了校准范围覆盖驱动器在整个PVT(Process-Voltage-Temperature，工艺-电压-温度)范围内的变化，开关器件需要占据较大比例，从而使得阻抗的(Voltage-Temperature，VT)漂移较大，阻抗匹配效果变差，从而信号质量变差。

实用新型内容

针对串并转换器的驱动电路的阻抗VT漂移问题，本公开提供了一种用于串并转换器的驱动电路，其通过使用多晶硅电阻并将其与开关一起构成阻抗校准单元，使得不仅能够有效覆盖驱动电路阻抗在PVT范围内的变化，并且减少了驱动电路的阻抗VT漂移。

根据本公开的一个方面，提供了一种用于串并转换器的驱动电路。该驱动电路包括：串联的第一校准电路和第二校准电路，其中所述第一校准电路的第一端与所述驱动电路的电源相连，所述第一校准电路的第二端与所述第二校准电路的第一端直接串联，所述第二校准电路的第二端接地，其中所述第一校准电路包括多个并联的第一校准单元，每个第一校准单元包括串联的第一开关和第一多晶硅电阻，所述第二校准电路包括多个并联的第二校准单元，每个第二校准单元包括串联的第二开关和第二多晶硅电阻。

在一些实现中，所述第一多晶硅电阻的阻值大于所述第一开关的内阻阻值，并且所述第二多晶硅电阻的阻值大于所述第二开关的内阻阻值。

在一些实现中，所述第一多晶硅电阻的阻值是所述第一开关的内阻阻值的多倍，并且所述第二多晶硅电阻的阻值是所述第二开关的内阻阻值的多倍。

在一些实现中，所述第一多晶硅电阻的阻值是所述第一开关的内阻阻值的4倍，并且所述第二多晶硅电阻的阻值是所述第二开关的内阻阻值的4倍。

在一些实现中，所述驱动电路还包括第一数据输入电路，所述第一数据输入电路向所述第一校准电路输入第一数据以控制所述第一校准电路中的每个第一开关的导通或关断；以及所述驱动电路还包括第二数据输入电路，所述第二数据输入电路向所述第二校准电路输入第二数据以控制所述第二校准电路中的每个第二开关的导通或关断。

在一些实现中，所述第一开关和/或所述第二开关包括NMOS器件、PMOS器件或传输门器件。

利用本公开的方案，通过改变串并转换器的驱动电路的电路结构，使用多晶硅电阻并将其与开关器件一起构成校准单元，能够有效覆盖驱动电路阻抗在PVT范围内的变化，并且减少了驱动电路的阻抗VT漂移。此外，在一些实现中，通过提高多晶硅电阻的电阻占比，能够在面积和功耗受控的前提下，进一步改善驱动电路的阻抗VT漂移，提高串并转换器与信道的阻抗匹配，优化信号质量。

附图说明

通过参考下列附图所给出的本公开的具体实施方式的描述，将更好地理解本公开，并且本公开的其他目的、细节、特点和优点将变得更加显而易见。

图1示出了一种现有技术的包含串并转换器的收发机的示例性结构示意图。

图2示出了现有技术中一种用于串并转换器的驱动电路的结构示意图。

图3示出了根据本公开的一种用于串并转换器的驱动电路的结构示意图。

图4示出了MOS阻抗(R_mos)、多晶硅阻抗(R_poly)和阱电阻阻抗(R_well)在相同VT下的阻抗漂移。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施例。虽然附图中显示了本公开的优选实施例，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个实施例”和“一些实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。

此外，在本文中，除非另有明确规定或说明，术语“连接”、“相连”、“耦接”等应做广义理解。例如，“连接”、“相连”、“耦接”可以表示固定连接，也可以表示可拆卸式连接或者形成为一个整体。此外，连接的方式也可以是机械连接或者电连接，甚至在可能的情况下还可以是无线通信连接。

图1示出了一种现有技术的包含串并转换器的收发机100的示例性结构示意图。如图1中所示，收发机100可以包括发射支路110和接收支路120。在发射支路110上，从上一级电路接收的输出数据首先通过发射缓冲器112缓存，经编码器114编码并且经由串行器116将编码后的并行数据转换为串行数据，该串行数据由发射机118经由传输信道发射。在接收支路120上，接收机128接收经由传输信道输入的串行数据，并且经由解串器126将该串行数据转换为适合解码器124解码的并行数据，解码器124解码后的数据可以在接收缓冲器122中缓存以供进一步处理。其中，串行器116和解串器126构成了本文所述的串并转换器130。

此外，如图1中所示，收发机100还可以包括用于串并转换器130的驱动电路140。驱动电路140用于对串并转换器130与传输信道之间进行阻抗匹配。具体地，在串并转换器130的输出端(即发射支路110上)，驱动电路140用于将串并转换器130(更具体地，串行器116)的负载阻抗调节至与传输信道的阻抗匹配，在串并转换器130的输入端(即接收支路120上)，驱动电路140用于将串并转换器130(更具体地，解串器126)的输入阻抗调节至与传输信道的阻抗匹配。

图2示出了现有技术中一种用于串并转换器的驱动电路200的结构示意图。图2所示的驱动电路200可以用作图1所示的驱动电路140。如图2中所示，驱动电路200可以包括串联的第一校准电路210和第二校准电路220。以串并转换器130的输出端为例，第一校准电路210的第一端与驱动电路200的电源Vdd相连，第一校准电路210的第二端与第二校准电路220的第一端直接串联，第二校准电路220的第二端接地。

第一校准电路210包括多个并联的第一校准单元212和与这些第一校准单元212串联的一个第一电阻214。每个第一校准单元212包括串联的校准开关2122和数据开关2124。其中，校准开关2122和数据开关2124是相同类型的开关，例如是PMOS(P型场效应管)开关。

对应地，第二校准电路220包括多个并联的第二校准单元222和与这些第二校准单元222串联的一个第二电阻224。每个第二校准单元222包括串联的校准开关2222和数据开关2224。其中，校准开关2222和数据开关2224是相同类型的开关，例如是NMOS(N型场效应管)开关。

第一校准电路210和第二校准电路220是基本上对称的结构，其中第一电阻214和第二电阻224直接相连并且连接点作为驱动电路200的输出端以输出信号PAD。第一电阻214和第二电阻224通常使用阱电阻。此外，第一电阻214和第二电阻224的阻值通常被设置为待匹配的传输信道的阻值的一半，并且由第一校准单元212中的校准开关2122和数据开关2124以及第二校准单元222中的校准开关2222和数据开关2224的内阻的并联电阻值的大小来调节驱动电路200的电阻值。

在操作时，假设第一校准电路210包括m个第一校准单元212，第二校准电路220包括m个第二校准单元222，则驱动电路200可以分别通过两个m位的校准信号Rcal_p<m:1>、Rcal_n<m:1>来调节第一校准单元212和第二校准单元222的导通个数，以达到阻抗校准的目的。此外，在校准信号Rcal_p<m:1>、Rcal_n<m:1>的控制下，输入数据Data_p或Data_n被选择并被反向后作为输出信号PAD输出。

可以看出，在上述驱动电路200中，第一电阻214和第二电阻224并不参与阻抗校准，并且校准信号只能控制第一校准单元212和第二校准单元222的并联个数，为了使得整个电路的校准范围能够覆盖PVT范围，校准开关和数据开关所占阻抗值比例必然较大，通常要求占比为至少50％。通常阻抗校准在芯片初始化状态下进行，此时芯片尚未全速工作，即温度是室温，电压是典型值，而当芯片全速工作时，芯片温度和电压都可能改变，从而可能导致驱动电路200的阻抗发生变化，这称为阻抗的电压温度(Voltage-Temperature，VT)漂移。在这种情况下，校准开关和数据开关所占阻抗值比例较大将使得阻抗的VT漂移较大，阻抗匹配效果变差，从而信号质量变差。

针对上述问题，在本公开中，提供了一种用于串并转换器的驱动电路，其通过使用多晶硅电阻并将其与开关一起构成阻抗校准单元，使得不仅能够有效覆盖驱动电路阻抗在PVT范围内的变化，并且减少了驱动电路的阻抗VT漂移。

图3示出了根据本公开的一种用于串并转换器的驱动电路300的结构示意图。图3所示的驱动电路300可以代替图2所示的驱动电路200用作图1所示的驱动电路140。如图3中所示，驱动电路300可以包括串联的第一校准电路310和第二校准电路320。以串并转换器130的输出端为例，第一校准电路310的第一端与驱动电路300的电源Vdd相连，第一校准电路310的第二端与第二校准电路320的第一端直接串联，第二校准电路320的第二端接地。

与驱动电路200不同，驱动电路300的第一校准电路310包括多个并联的第一校准单元312，每个第一校准单元312包括串联的第一开关3122和第一多晶硅电阻3124。

对应地，第二校准电路320包括多个并联的第二校准单元322，每个第二校准单元322包括串联的第二多晶硅电阻3224和第二开关3222。

这里，第一开关3122和/或第二开关3222可以是NMOS器件、PMOS器件或传输门器件等具有开关属性的电路器件。

第一校准电路310和第二校准电路320是基本上对称的结构，二者直接相连并且连接点作为驱动电路300的输出端以输出信号PAD。

在操作时，假设第一校准电路310包括m+1个第一校准单元312，第二校准电路320包括m+1个第二校准单元322，则驱动电路300可以仅通过两个m位的输入信号Data_p<m:1>和Data_n<m:1>来分别调节第一校准单元312和第二校准单元322的导通个数，以达到阻抗校准的目的。也就是说，输入信号Data_p和Data_n不仅是驱动电路300的输入数据，而且其各个数据位还分别用于控制第一校准电路310的各个第一校准单元312(更具体地，第一开关3122)和第二校准电路320的各个第二校准单元322(更具体地，第二开关3222)的导通或断开。例如，如果输入信号Data_p<m:1>的第i个数据位为0，则第i个第一校准单元312的第一开关3122断开，反之，如果输入信号Data_p<m:1>的第i个数据位为1，则第i个第一校准单元312的第一开关3122导通。类似地，如果输入信号Data_n<m:1>的第i个数据位为0，则第i个第二校准单元322的第二开关3222断开，反之，如果输入信号Data_n<m:1>的第i个数据位为1，则第i个第二校准单元322的第二开关3222导通。

这里，第一多晶硅电阻3124和第二多晶硅电阻3224使用多晶硅电阻来代替传统的阱电阻。与阱电阻相比，多晶硅电阻的PVT偏差更小，能够实现更好的阻抗VT漂移。

此外，在第一开关3122和第二开关3222使用MOS开关的情况下，MOS阻抗随温度和电压的变化远远大于多晶硅电阻。图4示出了MOS阻抗(R_mos)、多晶硅阻抗(R_poly)和阱电阻阻抗(R_well)在相同VT下的阻抗漂移。其中，MIN、TYP和MAX分别表示VT的最小值、典型值和最大值。可以看出，在相同VT下，MOS阻抗漂移远远大于多晶硅电阻和阱电阻。

因此，在本公开的一些实施例中，还可以通过提高多晶硅电阻的占比来改善阻抗VT漂移。具体地，可以将第一多晶硅电阻3124的阻值设置得大于第一开关3122的内阻阻值，并且将第二多晶硅电阻3224的阻值设置得大于第二开关3222的内阻阻值。

在一些实施例中，可以将第一多晶硅电阻3124的阻值设置为第一开关3122的内阻阻值的多倍，并且将第二多晶硅电阻3224的阻值设置为第二开关3222的内阻阻值的多倍。例如，可以将第一多晶硅电阻3124的阻值设置为第一开关3122的内阻阻值的4倍，并且将第二多晶硅电阻3224的阻值设置为第二开关3222的内阻阻值的4倍。

以第一校准电路310为例，假设每个第一校准单元312中，第一多晶硅电阻3124的电阻占比为k，即k＝R_poly/(R_poly+R₁)，其中R_poly是第一多晶硅电阻3124的阻值，R₁是第一开关3122的内阻阻值。驱动电路300的阻抗VT漂移可以表示为：

如果串并转换器的规范要求其阻抗VT漂移在±5％(即VT_drift最大为10％)，并且使用如图4所示的MOS阻抗的最大值(739)、最小值(458)和典型值(588)以及多晶硅阻抗的最大值(590)、最小值(584)和典型值(588)，上述公式可以表示为：

则可以求解得到k＝0.808，即，第一多晶硅电阻3124的电阻占比k至少为80.8％。同样地，第二多晶硅电阻3224的电阻占比k也至少为80.8％。

在图3所示的驱动电路300中，由于提高了第一多晶硅电阻3124和第二多晶硅电阻3224的电阻占比，并且将第一多晶硅电阻3124与第一开关3122合并至第一校准单元310，以及将第二多晶硅电阻3224与第二开关3222合并至第二校准单元320，从而可以使用输入信号Data_p同时控制第一多晶硅电阻3124和第一开关3122的并联数量，以及使用输入信号Data_n同时控制第二多晶硅电阻3224和第二开关3222的并联数量，这大大增加了驱动电路300的阻抗校准范围。

具体地，例如，假设驱动电路300的目标校准阻抗为R_target(例如典型地为50欧姆)，并且驱动电路300的总电阻为P_driver，第一多晶硅电阻3124和第二多晶硅电阻3224的电阻占比k＝80％(如上所述)，第一校准电路包含的第一校准单元的数量以及第二校准电路包含的第二校准单元的数量分别为m，可校准范围为m/2到2m个第一校准单元和第二校准单元。

在这种假设下，对于图2所示的驱动电路200来说，其可校准阻抗范围可以表示为：

即，可校准范围是驱动电路300的总电阻的0.9-1.2倍。

同样的假设条件下，对于图3所示的驱动电路300来说，其可校准阻抗范围可以表示为：

即，可校准范围是驱动电路300的总电阻的0.5-2倍。

可见，在同样的条件下，与传统的驱动电路200相比，本公开所提出的驱动电路300的阻抗校准范围更大。

此外，在驱动电路200中，在每个校准单元中，串联连接两个开关(校准开关和数据开关)。在使用MOS器件实现这些开关的情况下，开关大小(例如宽长比W/L)很大，从而驱动电路200的电路面积很大。而在驱动电路300中，每个校准单元仅包括一个开关器件。为了实现相同阻抗，驱动电路300中的每个校准单元的开关器件(第一开关3122和第二开关3222)的阻值应当等于驱动电路200中的每个校准单元的两个开关器件(校准开关和数据开关)的阻值之和。假设驱动电路200中的每个校准单元的两个开关器件的阻值相等，则每个开关器件的阻值为驱动电路300中的每个校准单元的开关器件的一半。

对于MOS型开关器件来说，开关器件的阻值减小至一半，大小(宽长比W/L)增大至两倍。因此，驱动电路300的每个校准单元中的开关器件所占的面积仅是驱动电路200的每个校准单元中的开关器件所占面积的1/4，能够大大降低芯片面积。

利用本公开的方案，通过改变串并转换器的驱动电路的电路结构，使用多晶硅电阻并将其与开关器件一起构成校准单元，能够有效覆盖驱动电路阻抗在PVT范围内的变化，并且减少了驱动电路的阻抗VT漂移。此外，通过提高多晶硅电阻的电阻占比，能够在面积和功耗受控的前提下，进一步改善驱动电路的阻抗VT漂移，提高串并转换器与信道的阻抗匹配，优化信号质量。

以上结合附图对根据本公开的用于串并转换器的驱动电路进行了描述。然而本领域技术人员可以理解，该驱动电路的结构并不局限于图中所示和本文所述的具体细节，而是可以仅仅包括执行本公开中所述的功能所必须的其中一些组件或更多组件，并且这些组件的连接方式也不局限于图中所示的形式。

本公开的以上描述用于使本领域的任何普通技术人员能够实现或使用本公开。对于本领域普通技术人员来说，本公开的各种修改都是显而易见的，并且本文定义的一般性原理也可以在不脱离本公开的精神和保护范围的情况下应用于其它变形。因此，本公开并不限于本文所述的实例和设计，而是与本文公开的原理和新颖性特性的最广范围相一致。

Claims (6)

1.一种用于串并转换器的驱动电路，其特征在于，包括：

串联的第一校准电路和第二校准电路，其中所述第一校准电路的第一端与所述驱动电路的电源相连，所述第一校准电路的第二端与所述第二校准电路的第一端直接串联，所述第二校准电路的第二端接地，

其中所述第一校准电路包括多个并联的第一校准单元，每个第一校准单元包括串联的第一开关和第一多晶硅电阻，

所述第二校准电路包括多个并联的第二校准单元，每个第二校准单元包括串联的第二开关和第二多晶硅电阻。

2.如权利要求1所述的驱动电路，其特征在于，所述第一多晶硅电阻的阻值大于所述第一开关的内阻阻值，并且所述第二多晶硅电阻的阻值大于所述第二开关的内阻阻值。

3.如权利要求2所述的驱动电路，其特征在于，所述第一多晶硅电阻的阻值是所述第一开关的内阻阻值的多倍，并且所述第二多晶硅电阻的阻值是所述第二开关的内阻阻值的多倍。

4.如权利要求3所述的驱动电路，其特征在于，所述第一多晶硅电阻的阻值是所述第一开关的内阻阻值的4倍，并且所述第二多晶硅电阻的阻值是所述第二开关的内阻阻值的4倍。

5.如权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括第一数据输入电路，所述第一数据输入电路向所述第一校准电路输入第一数据以控制所述第一校准电路中的每个第一开关的导通或关断；以及

所述驱动电路还包括第二数据输入电路，所述第二数据输入电路向所述第二校准电路输入第二数据以控制所述第二校准电路中的每个第二开关的导通或关断。

6.如权利要求1所述的驱动电路，其特征在于，所述第一开关和/或所述第二开关包括NMOS器件、PMOS器件或传输门器件。