KR20190120952A

KR20190120952A - 터미네이션 회로, 반도체 장치 및 그의 동작 방법

Info

Publication number: KR20190120952A
Application number: KR1020180044356A
Authority: KR
Inventors: 김광순
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2018-04-17
Filing date: 2018-04-17
Publication date: 2019-10-25
Also published as: US20190319621A1; CN110390966A; KR102517713B1; CN110390966B; US10491216B2

Abstract

본 발명은 터미네이션 회로를 포함하는 반도체 장치에 관한 것으로, 캘리브레이션 패드와 연결된 외부 저항을 이용하여 임피던스 제어 코드를 생성하는 캘리브레이션 회로; 테스트 모드 신호 및 그룹 선택 신호에 따라 활성화 개수가 조절되는 다수의 개별 트리밍 신호들을 생성하는 개별 트리밍 제어부; 및 데이터 패드와 병렬 연결되고, 상기 임피던스 제어 코드에 따라 동시에 트리밍되고, 상기 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍되는 다수의 저항 그룹들을 포함하는 터미네이션 회로를 포함할 수 있다.

Description

터미네이션 회로, 반도체 장치 및 그의 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}

본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 온-다이 터미네이션을 수행하는 반도체 장치 및 그의 동작 방법에 관한 것이다.

반도체 장치들 사이에 인터페이스되는 신호들의 전송 시간을 최소화하기 위하여, 신호들의 스윙폭이 줄어들고 있다. 신호들의 스윙 폭이 작아질수록, 반도체 장치들은 외부 노이즈에 대한 영향이 증가하고 인터페이스에서 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각하다. 임피던스 부정합이 발생되면, 고속으로 데이터를 전송하는 것이 어려워지고, 반도체 장치의 출력 단자로부터 데이터 출력이 왜곡될 수 있다. 이에 따라, 입력 측의 반도체 장치는 왜곡된 출력 신호를 수신하여, 셋업/홀드 실패(setup/hold failure), 미스 판단(miss judgement)과 같은 문제들을 종종 일으킨다.

따라서, 반도체 장치 중, 특히, 고속 동작 속도가 요구되는 메모리 장치는 온-다이 터미네이션이라 불리우는 임피던스 매칭 회로를 집적 회로 칩 내의 패드 근방에 채용하고 있다. 통상적으로 온-다이 터미네이션 스킴에 있어서, 전송측에서는 출력 회로에 의한 소스 터미네이션이 행해지고, 수신측에서는 입력 패드에 연결된 수신 회로에 대해 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다. 온-다이 터미네이션 장치에 의해 신호 충실도(Signal Integrity, SI) 특성이 향상될 수 있다.

본 발명의 실시예가 해결하고자 하는 기술적 과제는 터미네이션 회로의 각 저항 그룹들을 일괄적으로 트링밍할 뿐만 아니라 개별적으로 트리밍할 수 있는 반도체 장치 및 이의 동작 방법을 제공하는 데 있다.

본 발명의 일 실시예에 따르면, 반도체 장치는, 캘리브레이션 패드와 연결된 외부 저항을 이용하여 임피던스 제어 코드를 생성하는 캘리브레이션 회로; 테스트 모드 신호 및 그룹 선택 신호에 따라 활성화 개수가 조절되는 다수의 개별 트리밍 신호들을 생성하는 개별 트리밍 제어부; 및 데이터 패드와 병렬 연결되고, 상기 임피던스 제어 코드에 따라 동시에 트리밍되고, 상기 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍되는 다수의 저항 그룹들을 포함하는 터미네이션 회로를 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 터미네이션 회로는, 데이터 패드와 전원전압단 사이에 병렬 연결되어, 풀업 제어 코드에 따라 동시에 트리밍되는 다수의 풀업 저항 그룹들을 포함하는 풀업 터미네이션부; 및 상기 데이터 패드와 접지전압단 사이에 병렬 연결되어, 풀다운 제어 코드에 따라 동시에 트리밍되고, 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍되는 다수의 풀다운 저항 그룹들을 포함하는 풀다운 터미네이션부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따르면, 터미네이션 회로는, 데이터 패드와 전원전압단 사이에 병렬 연결되어, 풀업 제어 코드에 따라 동시에 트리밍되는 다수의 풀업 저항 그룹들을 포함하는 풀업 터미네이션부; 및 상기 데이터 패드와 접지전압단 사이에 병렬 연결되어, 풀다운 제어 코드에 따라 동시에 트리밍되는 다수의 풀다운 저항 그룹들을 포함하는 풀다운 터미네이션부를 포함하고, 상기 풀업 및 풀다운 터미네이션부 중 적어도 하나의 저항 그룹들은 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍될 수 있다.

제안된 실시예에 따른 반도체 장치는 터미네이션 회로의 각 저항 그룹들을 개별적으로 트리밍함으로써 임피던스 부정합 및 신호 충실도(SI) 특성 열화를 방지할 수 있는 효과가 있다.

도 1 은 터미네이션 회로 및 출력 드라이버를 포함하는 일반적인 메모리 장치를 설명하는 블록도 이다.
도 2a 는 도 1 의 제 1 풀업 저항 그룹을 도시한 회로도 이다.
도 2b 는 도 1 의 제 1 풀다운 저항 그룹을 도시한 회로도 이다.
도 3 은 타겟 임피던스 대비 풀다운 임피던스의 매치비를 보여주는 그래프 이다.
도 4 는 본 발명의 실시예에 따른 메모리 장치의 블록 구성도이다.
도 5a 는 도 4 의 제 1 풀업 저항 그룹을 도시한 회로도 이다.
도 5b 는 도 4 의 제 1 풀다운 저항 그룹을 도시한 회로도 이다.
도 6 은 도 4 의 그룹 선택 신호를 설명하기 위한 도면 이다.
도 7 은 도 4 의 개별 트리밍 제어부의 상세 블록도 이다.
도 8 은 도 7 의 트리밍 출력기를 도시한 회로도 이다.
도 9a 및 도 9b 는 도 7 의 개별 트리밍 제어부의 동작을 설명하기 위한 타이밍도 이다.
도 10 은 본 발명의 실시예에 따른 타겟 임피던스 대비 풀다운 임피던스의 매치비를 보여주는 그래프 이다.
도 11 은 도 4 의 캘리브레이션 회로의 상세 회로도 이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

이하에서는, 설명의 편의를 위해 메모리 장치를 예로 들어 설명하지만, 제안 발명은 메모리 장치에 한정되지 않으며 다양한 반도체 장치에 적용될 수 있다.

도 1 은 터미네이션 회로(10) 및 출력 드라이버(50)를 포함하는 일반적인 메모리 장치를 설명하는 블록도 이다.

도 1 을 참조하면, 터미네이션 회로(10)는, 데이터 패드(DQ)와 외부 장치(미도시)를 임피던스 매칭하는, 풀업 터미네이션부(20) 및 풀다운 터미네이션부(40)를 포함한다.

풀업 터미네이션부(20)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 내지 제 6 풀업 저항 그룹(21~26))을 포함한다. 제 1 내지 제 6 풀업 저항 그룹(21~26)은, 풀업 제어 코드(PCODE<0:N>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 동시에 트리밍될 수 있다. 풀업 터미네이션부(20)는, 제 1 내지 제 6 풀업 타겟 신호(MAINPU<0:5>) 중 대응하는 신호에 따라 턴온/턴오프되어, 대응되는 풀업 저항 그룹과 데이터 패드(DQ)를 연결하는 제 1 내지 제 6 풀업 연결부(31~36)를 더 구비할 수 있다. 즉, 풀업 터미네이션부(20)의 풀업 임피던스는, 제 1 내지 제 6 풀업 타겟 신호(MAINPU<0:5>)의 각 신호가 활성화됨에 따라 240, 120, 80, 60, 48, 40 Ω 으로 각각 감소할 수 있다.

풀다운 터미네이션부(40)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 내지 제 6 풀다운 저항 그룹(41~46))을 포함한다. 제 1 내지 제 6 풀다운 저항 그룹(41~46)은, 풀다운 제어 코드(NCODE<0:N>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 동시에 트리밍될 수 있다. 풀다운 터미네이션부(40)는, 제 1 내지 제 6 풀다운 타겟 신호(MAINDN<0:5>) 중 대응하는 신호에 따라 따라 턴온/턴오프되어, 대응되는 풀다운 저항 그룹과 데이터 패드(DQ)를 연결하는 제 1 내지 제 6 풀다운 연결부(51~56)를 더 구비할 수 있다. 즉, 풀다운 터미네이션부(40)의 풀다운 임피던스는, 제 1 내지 제 6 풀다운 타겟 신호(MAINDN<0:5>)의 각 신호가 활성화됨에 따라 240, 120, 80, 60, 48, 40 Ω 으로 각각 감소할 수 있다.

출력 드라이버(50)는 데이터(DATA)를 구동하여 데이터 패드(DQ)로 출력한다. 출력 드라이버(50)가 데이터(DATA)를 구동할 때, 풀업 임피던스 및 풀다운 임피던스에 따라 결정되는 터미네이션 회로(10)의 전체 임피던스에 의해 메모리 장치와 외부 장치(미도시) 간의 임피던스 매칭이 이루어질 수 있다.

도 2a 는 도 1 의 제 1 풀업 저항 그룹(21)을 도시한 회로도 이다. 제 2 내지 제 6 풀업 저항 그룹들(22~26)은 제 1 풀업 저항 그룹(21)과 실질적으로 동일한 구성을 가질 수 있다.

도 2a 를 참조하면, 제 1 풀업 저항 그룹(21)은, 전원전압(VDD)단과 제 1 노드(ND1) 사이에 병렬 연결된, 다수의 저항들 및 다수의 트랜지스터들을 포함한다. 제 1 풀업 연결부(31)는, 제 1 풀업 타겟 신호(MAINPU<0>)에 따라 제 1 노드(ND1)와 데이터 패드(DQ)를 연결할 수 있다. 다수의 트랜지스터들은, 풀업 제어 코드(PCODE<0:N>)의 대응되는 비트에 따라 턴온/턴오프되는 되는 N 개의 트리밍 트랜지스터들(T1_1~T1_N+1) 및 파워업 이후 항상 턴온되는 기준 트랜지스터(RT1)를 포함할 수 있다. 즉, 기준 트랜지스터(RT1)에 의해 기준 저항값이 형성된 후, 트리밍 트랜지스터들(T1_1~T1_N+1)에 의해 타겟 저항값으로 트리밍될 수 있다.

도 2b 는 도 1 의 제 1 풀다운 저항 그룹(41)을 도시한 회로도 이다. 제 2 내지 제 6 풀다운 저항 그룹들(42~46)은 제 1 풀다운 저항 그룹(41)과 실질적으로 동일한 구성을 가질 수 있다.

도 2b 를 참조하면, 제 1 풀다운 저항 그룹(41)은 접지전압(VSS)단과 제 2 노드(ND2) 사이에 병렬 연결된, 다수의 저항들 및 다수의 트랜지스터들을 포함한다. 제 1 풀다운 연결부(51)는, 제 1 풀다운 타겟 신호(MAINDN<0>)에 따라 제 2 노드(ND2)와 데이터 패드(DQ)를 연결할 수 있다. 다수의 트랜지스터들은, 풀다운 제어 코드(NCODE<0:N>)의 대응되는 비트에 따라 턴온/턴오프되는 되는 N 개의 트리밍 트랜지스터들(T2_1~T2_N+1) 및 파워업 이후 항상 턴온되는 기준 트랜지스터(RT2)를 포함할 수 있다. 즉, 기준 트랜지스터(RT2)에 의해 기준 저항값이 형성된 후, 트리밍 트랜지스터들(T2_1~T2_N+1)에 의해 타겟 저항값으로 트리밍될 수 있다.

한편, PVT(Process, Voltage, Temperature) 변동으로 풀업 임피던스 및 풀다운 임피던스는 변동될 수 있다. 특히, 트랜지스터의 저항값은 공정상의 변화에 민감하게 반응하여 가변될 수 있다. 풀업 임피던스 및 풀다운 임피던스의 변동은 터미네이션 회로(10)의 전체 임피던스의 변동을 유발하며, 따라서 터미네이션 회로(10)의 전체 임피던스는 의도한 타겟 임피던스가 될 수 없다. 또한, 도 1 에서 활성화되는 풀업 연결부 및 풀다운 연결부가 증가할수록, 즉, 선택되는 저항 그룹의 개수가 증가할수록 기생 저항 및 누설 전류 성분으로 인해 풀업 터미네이션부(20) 및 풀다운 터미네이션부(40)의 임피던스는 타겟 임피던스 대비 미스매치율이 증가하게 된다.

도 3 은 타겟 임피던스 대비 풀업 혹은 풀다운 임피던스의 매치비를 보여주는 그래프 이다. 이하에서는, 타겟 임피던스 대비 풀다운 임피던스의 매치비를 예로 들어 설명한다.

도 3 을 참조하면, x 축은 선택되는 풀다운 저항 그룹의 개수를 나타낸다. 도면 부호 "RZQ/1"은 제 1 내지 제 6 풀다운 연결부(51~56) 중 하나가 활성화되는 경우를 나타내며, 이 경우 타겟 임피던스는 240 Ω이 될 수 있다. 마찬가지로, 도면 부호 "RZQ/6"은 제 1 내지 제 6 풀다운 연결부(51~56)가 모두 활성화되는 경우를 나타내며, 이 경우 타겟 임피던스는 40 Ω이 될 수 있다. y 축은 타겟 임피던스 대비 실제 풀다운 임피던스의 매치비(match ratio)를 백분율로 보여준다. 즉, RZQ/1의 경우 타겟 임피던스 240 Ω 대비 실제 풀다운 임피던스의 비를 나타내고 있으며, RZQ/6의 경우 타겟 임피던스 40 Ω 대비 실제 풀다운 임피던스의 비를 나타내고 있다.

레이아웃에서 발생하는 기생 저항 및 누설 전류 성분으로 인해 병렬 연결되는 저항 그룹의 개수가 증가할수록 임피던스 미스매치도 증가한다. 도 3 에 도시된 바와 같이, RZQ/1가 타겟 임피던스에 가장 근접하며, RZQ/6가 타겟 임피던스로부터 가장 벗어나 있음을 알 수 있다. 즉, 스펙(SPEC) 상 타겟 임피던스 대비 실제 임피던스의 비가 110% 일 때 상위 범위로 정의하고, 90% 일 때 하위 범위로 정의한다면, RZQ/6는 상위 범위를 벗어나게 된다.

한편, 이러한 점을 개선하기 위해 풀업 제어 코드(PCODE<0:N>) 및 풀다운 제어 코드(NCODE<0:N>)를 조절하여 각 저항 그룹의 트리밍 트랜지스터들(T1_1~T1_N+1, T2_1~T2_N+1)을 제어할 수 있다. 하지만, 풀업 제어 코드(PCODE<0:N>) 및 풀다운 제어 코드(NCODE<0:N>)에 따라 모든 저항 그룹들이 일괄적으로, 즉, 동시에 트리밍되기 때문에, 도 3 에 도시된 바와 같이 타겟 임피던스 대비 실제 임피던스의 비가 전체적으로 움직이게 된다. 따라서, 도 1 의 터미네이션 회로(10)에서 트리밍을 제어하는 데 한계가 있다.

이하, 제안 발명에서는, 터미네이션 회로(10)의 각 저항 그룹들을 개별적으로 트리밍하는 방법에 대해 논의하고자 한다.

ZQ 캘리브레이션 동작이란, PVT(Process, Voltage, Temperature: 프로세스, 전압. 온도)조건이 변함에 따라 변화하는 임피던스 제어 코드(즉, 풀업 제어 코드(PCODE<0:N>) 및 풀다운 제어 코드(NCODE<0:N>))를 생성하는 과정을 말하는데, ZQ 캘리브레이션 결과로 생성된 임피던스 제어 코드를 이용하여 터미네이션 회로의 임피던스를 조절하게 된다. 일반적으로 캘리브레이션의 기준이 되는 외부 저항이 연결되는 패드를 캘리브레이션 패드(ZQ)라고 하는데, 이러한 이유로 ZQ 캘리브레이션이라는 용어가 주로 사용된다.

이하, 임피던스 제어 코드를 생성하는 캘리브레이션 회로 및 임피던스 제어 코드를 이용해 입/출력 노드를 터미네이션하는 터미네이션 회로에 대해 알아보기로 한다.

도 4 는 본 발명의 실시예에 따른 메모리 장치를 설명하는 도면이다.

도 4 를 참조하면, 메모리 장치는 터미네이션 회로(100), 개별 트리밍 제어부(200), 캘리브레이션 회로(300) 및 출력 드라이버(400)를 포함할 수 있다.

터미네이션 회로(100)는, 데이터 패드(DQ)와 외부 장치(미도시)를 임피던스 매칭하는, 풀업 터미네이션부(110) 및 풀다운 터미네이션부(130)를 포함할 수 있다.

풀업 터미네이션부(110)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 내지 제 6 풀업 저항 그룹(111~116))을 포함한다. 제 1 내지 제 6 풀업 저항 그룹(111~116)은, 풀업 제어 코드(PCODE<0:N>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 동시에 트리밍될 수 있다. 풀업 터미네이션부(110)는, 제 1 내지 제 6 풀업 타겟 신호(MAINPU<0:5>) 중 대응하는 신호에 따라 턴온/턴오프되어, 대응되는 풀업 저항 그룹과 데이터 패드(DQ)를 연결하는 제 1 내지 제 6 풀업 연결부(121~126)를 더 구비할 수 있다. 즉, 풀업 터미네이션부(110)의 풀업 임피던스는, 제 1 내지 제 6 풀업 타겟 신호(MAINPU<0:5>)에 응답하여 턴온되는 풀업 연결부의 개수가 증가함에 따라 240, 120, 80, 60, 48, 40 Ω 으로 각각 감소할 수 있다.

풀다운 터미네이션부(130)는, 병렬 연결된 다수의 저항들(미도시)을 각각 구비하는 다수의 저항 그룹들(예를 들어, 제 1 내지 제 6 풀다운 저항 그룹(131~136))을 포함한다. 제 1 내지 제 6 풀다운 저항 그룹(131~136)은, 풀다운 제어 코드(NCODE<0:N>)에 따라 특정 타겟 저항값(예를 들어, 240Ω)을 가지도록 동시에 트리밍될 수 있다. 또한, 본 발명의 실시예에 따른 제 1 내지 제 6 풀다운 저항 그룹(131~136)은, 다수의 개별 트리밍 신호들(SELDN_TM<0:5>) 중 대응되는 신호에 따라 각각 개별적으로 트리밍 될 수 있다. 다수의 개별 트리밍 신호들(SELDN_TM<0:5>)은 풀다운 저항 그룹들의 개수에 대응되는 수만큼 제공될 수 있다. 즉, 제 1 내지 제 6 풀다운 저항 그룹(131~136)에 대응되는 제 1 내지 제 6 개별 트리밍 신호(SELDN_TM<0:5>)가 제공될 수 있다. 예를 들어, 제 1 풀다운 저항 그룹(131)은 제 1 개별 트리밍 신호(SELDN_TM<0>)에 따라 트리밍되고, 제 2 풀다운 저항 그룹(132)은 제 2 개별 트리밍 신호(SELDN_TM<1>)에 따라 트리밍된다. 이러한 방식으로, 제 6 풀다운 저항 그룹(136)은 제 6 개별 트리밍 신호(SELDN_TM<5>)에 따라 트리밍될 수 있다.

풀다운 터미네이션부(130)는, 제 1 내지 제 6 풀다운 타겟 신호(MAINDN<0:5>) 중 대응하는 신호에 따라 따라 턴온/턴오프되어, 대응되는 풀다운 저항 그룹과 데이터 패드(DQ)를 연결하는 제 1 내지 제 6 풀다운 연결부(141~146)를 더 구비할 수 있다. 즉, 풀다운 터미네이션부(130)의 풀다운 임피던스는, 제 1 내지 제 6 풀다운 타겟 신호(MAINDN<0:5>)에 응답하여 턴온되는 풀다운 연결부의 개수가 증가함에 따라 240, 120, 80, 60, 48, 40 Ω 으로 각각 감소할 수 있다.

개별 트리밍 제어부(200)는, 테스트 모드 신호(TM<0:2>) 및 그룹 선택 신호(SELTDNB<0:3>)에 따라 활성화 개수가 조절되는 제 1 내지 제 6 개별 트리밍 신호들(SELDN_TM<0:5>)을 생성할 수 있다. 테스트 모드 신호(TM<0:2>)는 트리밍하고자 하는 풀다운 저항 그룹을 선택하기 위한 신호이다. 예를 들어, 개별적으로 트리밍하고자 하는 풀다운 저항 그룹이 없는 경우 테스트 모드 신호(TM<0:2>)가 '001'로 설정될 수 있다. 이 때, '1'은 테스트 모드 신호(TM<0:2>)의 제 1 비트(TM<0>)에 대응되고, '0'은 제 2 비트(TM<1>) 및 제 3 비트(TM<2>)에 각각 대응될 수 있다. 개별적으로 트리밍하고자 하는 풀다운 저항 그룹이 하나(예를 들어, 제 6 풀다운 저항 그룹(136)) 인 경우 테스트 모드 신호(TM<0:2>)가 '010'로 설정될 수 있다. 이러한 방식으로, 제 1 내지 제 6 풀다운 저항 그룹(131~136)을 모두 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '111'로 설정될 수 있다. 그룹 선택 신호(SELTDNB<0:3>)는, 타겟 임피던스에 따라 제 1 내지 제 6 풀다운 저항 그룹(131~136) 중 적어도 하나를 선택하기 위한 신호이다.

캘리브레이션 회로(300)는, 메모리 장치의 캘리브레이션 패드(ZQ)와 터미네이션 회로(100) 사이에 연결될 수 있다. 캘리브레이션 회로(300)는, 캘리브레이션 활성화 신호(CAL_EN)가 활성화되면 동작을 수행하며, 캘리브레이션 패드(ZQ)에 연결된 외부 저항(REXT, 예를 들어, 240Ω)을 이용하여 터미네이션 회로(100)의 임피던스를 제어하기 위한 풀업 제어 코드(PCODE<0:N>)와 풀다운 제어 코드(NCODE<0:N>)를 생성할 수 있다.

출력 드라이버(400)는 데이터(DATA)를 구동하여 데이터 패드(DQ)로 출력한다.

따라서, 출력 드라이버(400)가 데이터(DATA)를 구동할 때, 풀업 임피던스 및 풀다운 임피던스에 따라 결정되는 터미네이션 회로(100)의 전체 임피던스에 의해 메모리 장치와 외부 장치(미도시) 간의 임피던스 매칭이 이루어질 수 있다.

실시예에 따라, 터미네이션 회로(100)가 출력 드라이버(400)의 역할을 동시에 수행하도록 구현될 수 있다. 즉, 터미네이션 회로(100)는 데이터에 따라 풀업 터미네이션부(110)를 풀업 구동하여 '하이' 데이터를 출력하거나, 풀다운 터미네이션부(130)를 풀다운 구동하여 '로우' 데이터를 출력할 수 있다. 이 경우, 터미네이션 회로(100)는 풀업 터미네이션부(110) 및 풀다운 터미네이션부(130)의 앞단에 프리 드라이버(pre-driver)를 더 구비할 수 있으며, 프리 드라이버는 데이터와 풀업 제어 코드(PCODE<0:N>) 및 풀다운 제어 코드(NCODE<0:N>)를 입력받아 풀업 터미네이션부(110) 및 풀다운 터미네이션부(130) 각각을 풀업 또는 풀다운 구동시킬 수 있다.

한편, 도 4 에서는, 풀업 터미네이션부(110) 및 풀다운 터미네이션부(130)는 각각 6 개의 저항 그룹들을 구비하는 것으로 도시하였지만 제안 발명은 이에 한정되지 않으며, 더 많거나 적은 저항 그룹들을 구비할 수 있다. 또한, 도 4 에서는, 개별 트리밍 제어부(200)가 풀다운 터미네이션부(130)만을 제어하는 것으로 설명하였지만, 실시예에 따라 개별 트리밍 제어부(200)는 풀업 터미네이션부(110)만을 제어할 수 있다. 이 경우, 제 1 내지 제 6 풀업 저항 그룹(131~136)은, 다수의 개별 트리밍 신호들 중 대응되는 신호에 따라 각각 개별적으로 트리밍 될 수 있다. 또한, 실시예에 따라 개별 트리밍 제어부(200)가 풀업 터미네이션부(110) 및 풀다운 터미네이션부(130)를 모두 제어할 수 있다. 이 경우, 제 1 내지 제 6 풀업 저항 그룹(131~136)은, 다수의 개별 트리밍 신호들 중 대응되는 신호에 따라 각각 개별적으로 트리밍되고, 제 1 내지 제 6 풀다운 저항 그룹(131~136)은, 다수의 개별 트리밍 신호들(SELDN_TM<0:5>) 중 대응되는 신호에 따라 각각 개별적으로 트리밍 될 수 있다.

또한, 터미네이션 스킴(scheme)에 따라서 터미네이션 회로(100)가 풀업 터미네이션부(110) 만을 포함하게 구성되거나, 풀다운 터미네이션부(130)만을 포함하게 구성될 수도 있다. 또한, 풀업 터미네이션부(110) 및 풀다운 터미네이션부(130)는 데이터 패드(DQ)의 개수에 따라 다수 개로 구비될 수 있다.

도 5a 는 도 4 의 제 1 풀업 저항 그룹(111)을 도시한 회로도 이다.

도 5a 를 참조하면, 제 1 풀업 저항 그룹(111)은, 전원전압(VDD)단과 제 1 노드(ND1) 사이에 병렬 연결된, 다수의 저항들 및 다수의 트랜지스터들을 포함한다. 실제로 다수의 트랜지스터들이 자체적으로 저항 성분을 가지는 액티브 로드로 동작하므로 다수의 저항들은 생략될 수 있다. 이 경우, 본 발명에서의 저항이란 트랜지스터를 의미할 수 있다.

다수의 트랜지스터들은, 풀업 제어 코드(PCODE<0:N>)의 대응되는 비트에 따라 턴온/턴오프되는 되는 N 개의 제 1 트리밍 트랜지스터들(T3_1~T3_N+1) 및 파워업 이후 항상 턴온되는 기준 트랜지스터(RT3)를 포함할 수 있다. 즉, 기준 트랜지스터(RT3)에 의해 기준 저항값이 형성된 후, 트리밍 트랜지스터들(T3_1~T3_N+1)에 의해 타겟 저항값으로 트리밍될 수 있다. 이 때, 제 1 내지 제 6 풀업 저항 그룹(111~116)은, 풀업 제어 코드(PCODE<0:N>)에 따라 동시에 트리밍된다.

도 5b 는 도 4 의 제 1 풀다운 저항 그룹(131)을 도시한 회로도 이다. 제 2 내지 제 6 풀다운 저항 그룹들(132~136)은 제 1 풀다운 저항 그룹(41)과 실질적으로 동일한 구성을 가질 수 있다.

도 5b 를 참조하면, 제 1 풀다운 저항 그룹(131)은 접지전압(VSS)단과 제 2 노드(ND2) 사이에 병렬 연결된, 다수의 저항들 및 다수의 트랜지스터들을 포함한다. 마찬가지로, 실제로 다수의 트랜지스터들이 자체적으로 저항 성분을 가지는 액티브 로드로 동작하므로 다수의 저항들은 생략될 수 있다.

다수의 트랜지스터들은, 풀다운 제어 코드(NCODE<0:N>)의 대응되는 비트에 따라 턴온/턴오프되는 되는 N 개의 제 2 트리밍 트랜지스터들(T4_1~T4_N+1), 파워업 이후 항상 턴온되는 기준 트랜지스터(RT4) 및 제 1 개별 트리밍 신호(SELDN_TM<0>)에 따라 턴온/턴오프되는 되는 제 3 트리밍 트랜지스터(T5)를 포함할 수 있다. 즉, 기준 트랜지스터(RT4)에 의해 기준 저항값이 형성된 후, 제 2 및 제 3 트리밍 트랜지스터들(T4_1~T4_N+1, T5)에 의해 타겟 저항값으로 트리밍될 수 있다. 이 때, 제 1 풀다운 저항 그룹(131)은, 풀다운 제어 코드(NCODE<0:N>)에 따라 제 2 내지 제 6 풀다운 저항 그룹들(132~136)과 동시에 트리밍되고, 제 1 개별 트리밍 신호(SELDN_TM<0>)에 따라 제 2 내지 제 6 풀다운 저항 그룹들(132~136)와는 개별적으로 트리밍될 수 있다.

이하, 도면을 참조하여 제안 발명의 개별 트리밍 제어부(200)를 설명한다. 개별 트리밍 제어부(200)의 상세 구성을 설명하기에 앞서, 그룹 선택 신호(SELTDNB<0:3>)를 먼저 설명하고자 한다.

도 6 은 도 4 의 그룹 선택 신호(SELTDNB<0:3>)를 설명하기 위한 도면 이다.

도 6 을 참조하면, 그룹 선택 신호(SELTDNB<0:3>)는, 타겟 임피던스에 따라 제 1 내지 제 6 풀다운 저항 그룹(131~136) 중 적어도 하나를 선택하기 위한 신호 이다. 스펙(SPEC)에 따라, 그룹 선택 신호(SELTDNB<0:3>)가 4 비트로 구성된 경우, 그룹 선택 신호(SELTDNB<0:3>)의 제 1 비트(SELTDNB<0>)는 제 1 풀다운 저항 그룹(131)을 선택하기 위한 신호로 정의되고, 제 2 비트(SELTDNB<1>)는 제 2 및 제 3 풀다운 저항 그룹(132~133)을 선택하기 위한 신호로 정의되고, 제 3 비트(SELTDNB<2>)는 제 4 및 제 5 풀다운 저항 그룹(134~135)을 선택하기 위한 신호로 정의되고, 제 4 비트(SELTDNB<3>)는 제 6 풀다운 저항 그룹(136)을 선택하기 위한 신호로 정의될 수 있다.

즉, 타겟 임피던스(CA_RTT)가 240 Ω 인 경우, 제 1 풀다운 저항 그룹(131)을 선택하기 위해 제 1 비트(SELTDNB<0>)가 활성화될 수 있다. 타겟 임피던스(CA_RTT)가 120 Ω 인 경우, 제 2 및 제 3 풀다운 저항 그룹(132, 133)을 선택하기 위해 제 2 비트(SELTDNB<1>)가 활성화될 수 있다. 타겟 임피던스(CA_RTT)가 80 Ω 인 경우, 제 1 내지 제 3 풀다운 저항 그룹(131~133)을 선택하기 위해 제 1 및 제 2 비트(SELTDNB<0:1>)가 활성화될 수 있다. 타겟 임피던스(CA_RTT)가 60 Ω 인 경우, 제 2 내지 제 5 풀다운 저항 그룹(132~135)을 선택하기 위해 제 2 및 제 3 비트(SELTDNB<1:2>)가 활성화될 수 있다. 타겟 임피던스(CA_RTT)가 48 Ω 인 경우, 제 1 내지 제 5 풀다운 저항 그룹(131~135)을 선택하기 위해 제 1 내지 제 3 비트(SELTDNB<0:2>)가 활성화될 수 있다. 타겟 임피던스(CA_RTT)가 40 Ω 인 경우, 제 1 내지 제 6 풀다운 저항 그룹(131~136)을 선택하기 위해 제 1 내지 제 4 비트(SELTDNB<0:3>)가 모두 활성화될 수 있다. 참고로, 그룹 선택 신호(SELTDNB<0:3>)는 로직 로우 레벨로 활성화될 수 있다.

이 때, 타겟 임피던스(CA_RTT)가 120 또는 60 Ω 인 경우, 제 1 내지 제 6 풀다운 저항 그룹(131~136)은, 제 1 풀다운 저항 그룹(131)부터 순차적으로 선택되지 않는다. 즉, 타겟 임피던스(CA_RTT)가 120 Ω 인 경우, 제 1 및 제 2 풀다운 저항 그룹(131, 132) 대신 제 2 및 제 3 풀다운 저항 그룹(132, 133)이 선택되고, 타겟 임피던스(CA_RTT)가 60 Ω 인 경우, 제 1 내지 제 5 풀다운 저항 그룹(131~134) 대신 제 2 내지 제 5 풀다운 저항 그룹(132~135)이 선택된다. 참고로, 제 1 내지 제 6 풀다운 타겟 신호(MAINDN<0:5>)도 상기의 스펙(SPEC)이 맞게 동작할 수 있다. 즉, 타겟 임피던스(CA_RTT)가 60 Ω 인 경우, 제 2 내지 제 5 풀다운 타겟 신호(MAINDN<1:4>)가 활성화될 수 있다.

이처럼, 스펙(SPEC)에 따라, 제 1 내지 제 6 풀다운 저항 그룹(131~136)이 제 1 풀다운 저항 그룹(131)부터 순차적으로 선택되지 않기 때문에 제안 발명에 따른 개별 트리밍 제어부(200)는 감산기를 구비할 수 있다.

도 7 은 도 4 의 개별 트리밍 제어부(200)의 상세 블록도 이다.

도 7 을 참조하면, 개별 트리밍 제어부(200)는, 감산기(210), 코드 생성기(230) 및 트리밍 출력기(250)를 포함할 수 있다.

감산기(210)는, 감산 선택 신호(RZQ23)에 따라 테스트 모드 신호(TM<0:2>)를 선택적으로 감산하여 감산 모드 신호(TM_SUB<0:2>)를 출력할 수 있다. 감산기(210)는, 감산 선택 신호(RZQ23)가 하이 레벨일 때 테스트 모드 신호(TM<0:2>)를 감산하여 감산 모드 신호(TM_SUB<0:2>)로 출력할 수 있다. 이 때, 감산 선택 신호(RZQ23)는, 그룹 선택 신호(SELTDNB<0:3>)에 따라 선택되는 풀다운 저항 그룹들이 제 1 풀다운 저항 그룹(131)부터 순차적으로 선택되지 않은 경우 활성화되는 신호일 수 있다.

도 6 에 설명된 스펙(SPEC)에 따라 감산 선택 신호(RZQ23)는 풀다운 터미네이션부(130)의 타겟 임피던스가 120 또는 60 Ω 일 때 활성화될 수 있다. 아래 [표 1]과 같이 타겟 임피던스가 120 또는 60 Ω 인 경우만, 감산기(210)는 테스트 모드 신호(TM<0:2>)를 감산하여 감산 모드 신호(TM_SUB<0:2>)로 출력할 수 있다.

하지만, 제안 발명은 이에 한정되지 않는다. 제 1 내지 제 6 풀다운 저항 그룹(131~136)이 제 1 풀다운 저항 그룹(131)부터 순차적으로 선택되는 경우, 감산기는 생략될 수 있다. 한편, 도 7 에서는 감산 선택 신호(RZQ23)가 외부에서 입력되는 것으로 도시하였지만, 본 발명은 이에 한정되지 않으며, 실시예에 따라 감산기(210)가 그룹 선택 신호(SELTDNB<0:3>)를 디코딩하여 감산 선택 신호(RZQ23)를 생성할 수도 있다.

코드 생성기(230)는, 감산 모드 신호(TM_SUB<0:2>)를 디코딩하여 트리밍 코드(TCODE<0:5>)를 생성할 수 있다. 이 때, 트리밍 코드(TCODE<0:5>)는 온도계 코드(thermometer code)(즉, 1진수 코드(unary code))로 구성될 수 있다. 즉, 6-비트의 트리밍 코드(TCODE<0:5>)를 생성하는 경우, 코드 생성기(230)는 감산 모드 신호(TM_SUB<0:2>)의 값에 따라 트리밍 코드(TCODE<0:5>)의 하이 비트'1'의 개수를 결정할 수 있다. 예를 들어, [표 2]와 같이, 코드 생성기(230)는 감산 모드 신호(TM_SUB<0:2>)가 '111'일 때 '000000'의 트리밍 코드(TCODE<0:5>)를 생성하고, 감산 모드 신호(TM_SUB<0:2>)의 값이 감소할 때마다, '1'의 개수가 하나씩 증가하는 트리밍 코드(TCODE<0:5>)를 생성할 수 있다. 즉, 감산 모드 신호(TM_SUB<0:2>)(혹은 테스트 모드 신호(TM<0:2>))에 따라 트리밍하고자 하는 풀다운 저항 그룹(131~136)이 선택될 수 있다.

TM_SUB<0:2>	TCODE<0:5>
001	111111
010	011111
011	001111
100	000111
101	000011
110	000001
111	000000

트리밍 출력기(250)는, 트리밍 코드(TCODE<0:5>)와 그룹 선택 신호(SELTDNB<0:3>)를 조합하여 제 1 내지 제 6 개별 트리밍 신호(SELDN_TM<0:5>)를 출력할 수 있다.

도 8 은 도 7 의 트리밍 출력기(250)를 도시한 회로도 이다.

도 8 을 참조하면, 트리밍 출력기(250)는, 제 1 내지 제 6 노어 게이트(NR1~NR6)를 포함할 수 있다.

제 1 노어 게이트(NR1)는, 트리밍 코드(TCODE<0:5>)의 제 1 비트(TCODE<0>)와 그룹 선택 신호(SELTDNB<0:3>)의 제 1 비트(SELTDNB<0>)를 노어 연산하여 제 1 개별 트리밍 신호(SELDN_TM<0>)를 출력할 수 있다. 제 2 노어 게이트(NR2)는, 트리밍 코드(TCODE<0:5>)의 제 2 비트(TCODE<1>)와 그룹 선택 신호(SELTDNB<0:3>)의 제 2 비트(SELTDNB<1>)를 노어 연산하여 제 2 개별 트리밍 신호(SELDN_TM<1>)를 출력할 수 있다. 제 3 노어 게이트(NR3)는, 트리밍 코드(TCODE<0:5>)의 제 3 비트(TCODE<2>)와 그룹 선택 신호(SELTDNB<0:3>)의 제 2 비트(SELTDNB<1>)를 노어 연산하여 제 3 개별 트리밍 신호(SELDN_TM<2>)를 출력할 수 있다. 제 4 노어 게이트(NR4)는, 트리밍 코드(TCODE<0:5>)의 제 4 비트(TCODE<3>)와 그룹 선택 신호(SELTDNB<0:3>)의 제 3 비트(SELTDNB<2>)를 노어 연산하여 제 4 개별 트리밍 신호(SELDN_TM<3>)를 출력할 수 있다. 제 5 노어 게이트(NR5)는, 트리밍 코드(TCODE<0:5>)의 제 5 비트(TCODE<4>)와 그룹 선택 신호(SELTDNB<0:3>)의 제 3 비트(SELTDNB<2>)를 노어 연산하여 제 5 개별 트리밍 신호(SELDN_TM<4>)를 출력할 수 있다. 제 5 노어 게이트(NR6)는, 트리밍 코드(TCODE<0:5>)의 제 6 비트(TCODE<5>)와 그룹 선택 신호(SELTDNB<0:3>)의 제 4 비트(SELTDNB<3>)를 노어 연산하여 제 6 개별 트리밍 신호(SELDN_TM<5>)를 출력할 수 있다.

제 1 내지 제 6 노어 게이트(NR1~NR6)는 각각, 입력되는 두 신호가 모두 로직 로우 레벨을 가질 때, 대응되는 개별 트리밍 신호를 로직 하이 레벨로 출력할 수 있다. 상기와 같이, 트리밍 출력기(250)는, 제 1 내지 제 6 풀다운 저항 그룹(131~136) 중 선택되는 그룹들에 개별적인 트리밍을 위한 제 1 내지 제 6 개별 트리밍 신호(SELDN_TM<0:5>)를 제공할 수 있다.

도 9a 및 도 9b 는 도 7 의 개별 트리밍 제어부(200)의 동작을 설명하기 위한 타이밍도 이다.

도 9a 를 참조하면, 테스트 모드 신호(TM<0:2>)가 각각 '001', '010', '011'인 경우가 도시되어 있다. 앞에서 설명한 바와 같이, 개별적으로 트리밍하고자 하는 풀다운 저항 그룹이 없는 경우 테스트 모드 신호(TM<0:2>)가 '001'로 설정되고, 제 6 풀다운 저항 그룹(136)을 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '010'로 설정되고, 제 5 및 제 6 풀다운 저항 그룹(135, 136)을 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '011'로 설정될 수 있다. 각 경우에서, 그룹 선택 신호(SELTDNB<0:3>)는 '1110 -> 1101 -> 1100 -> 1001 -> 1000 -> 0000'로 순차적으로 설정됨에 따라 타겟 임피던스가 240, 120, 80, 60, 48, 40 Ω으로 순차적으로 변경될 수 있다.

감산기(210)는 감산 선택 신호(RZQ23)에 따라 테스트 모드 신호(TM<0:2>)를 선택적으로 감산하여 감산 모드 신호(TM_SUB<0:2>)를 출력한다. 즉, 타겟 임피던스가 120 또는 60 Ω 인 경우에 감산 선택 신호(RZQ23)는 로직 하이 레벨로 활성화되고, 감산기(210)는 테스트 모드 신호(TM<0:2>)를 감산하여 감산 모드 신호(TM_SUB<0:2>)로 출력한다. 코드 생성기(230)는 감산 모드 신호(TM_SUB<0:2>)의 값에 따라 트리밍 코드(TCODE<0:5>)의 하이 비트'1'의 개수를 결정하고, 트리밍 출력기(250)는 트리밍 코드(TCODE<0:5>)와 그룹 선택 신호(SELTDNB<0:3>)를 조합하여 제 1 내지 제 6 개별 트리밍 신호(SELDN_TM<0:5>)를 출력할 수 있다.

예를 들어, 테스트 모드 신호(TM<0:2>)가 '010'인 경우, 개별 트리밍 제어부(200)는, 타겟 임피던스가 40 Ω 일 때, 제 6 개별 트리밍 신호(SELDN_TM<5>)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 즉, 도 6 을 참조하면, 타겟 임피던스가 40 Ω 일 때 제 6 풀다운 저항 그룹(136)만이 개별 트리밍될 수 있다.

또한, 테스트 모드 신호(TM<0:2>)가 '011'인 경우, 개별 트리밍 제어부(200)는, 타겟 임피던스가 48 Ω 일 때 제 5 개별 트리밍 신호(SELDN_TM<4>)를, 타겟 임피던스가 40 Ω 일 때 제 5 및 제 6 개별 트리밍 신호(SELDN_TM<4:5>)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 즉, 도 6 을 참조하면, 타겟 임피던스가 48 Ω 일 때 제 5 풀다운 저항 그룹(135)이 개별 트리밍되고, 타겟 임피던스가 40 Ω 일 때 제 5 및 제 6 풀다운 저항 그룹(135, 136)이 개별 트리밍될 수 있다. 이 때, 타겟 임피던스가 60 Ω 일 때, 감산 선택 신호(RZQ23)가 로직 하이 레벨로 활성화됨에 따라 감산기(210)는 테스트 모드 신호(TM<0:2>)를 감산하여 감산 모드 신호(TM_SUB<0:2>)로 출력할 수 있다. 따라서, 개별 트리밍 제어부(200)는, 타겟 임피던스가 60 Ω 일 때 제 5 풀다운 저항 그룹(135)이 개별 트리밍되지 않도록 제 5 개별 트리밍 신호(SELDN_TM<4>)를 로직 로우 레벨로 비활성화시켜 출력할 수 있다.

도 9b 를 참조하면, 테스트 모드 신호(TM<0:2>)가 각각 '100', '101', '110', '111'인 경우가 도시되어 있다. 마찬가지로, 제 4 내지 제 6 풀다운 저항 그룹(134~136)을 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '100'로 설정되고, 제 3 내지 제 6 풀다운 저항 그룹(133~136)을 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '101'로 설정되고, 제 2 내지 제 6 풀다운 저항 그룹(132~136)을 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '110'로 설정되고, 제 1 내지 제 6 풀다운 저항 그룹(131~136)을 모두 트리밍하고자 하는 경우 테스트 모드 신호(TM<0:2>)가 '111'로 설정될 수 있다. 각 경우에서, 그룹 선택 신호(SELTDNB<0:3>)는 '1110 -> 1101 -> 1100 -> 1001 -> 1000 -> 0000'로 순차적으로 설정됨에 따라 타겟 임피던스가 240, 120, 80, 60, 48, 40 Ω으로 순차적으로 변경될 수 있다.

예를 들어, 테스트 모드 신호(TM<0:2>)가 '101'인 경우, 개별 트리밍 제어부(200)는, 타겟 임피던스가 80 Ω 일 때 제 3 개별 트리밍 신호(SELDN_TM<2>)를, 타겟 임피던스가 48 Ω 일 때 제 3 내지 제 5 개별 트리밍 신호(SELDN_TM<2:4>)를, 타겟 임피던스가 40 Ω 일 때 제 3 내지 6 개별 트리밍 신호(SELDN_TM<2:5>)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 이 때, 타겟 임피던스가 120 또는 60 Ω 일 때, 감산 선택 신호(RZQ23)가 로직 하이 레벨로 활성화됨에 따라 감산기(210)는 테스트 모드 신호(TM<0:2>)를 감산하여 감산 모드 신호(TM_SUB<0:2>)로 출력할 수 있다. 따라서, 개별 트리밍 제어부(200)는, 타겟 임피던스가 120 또는 60 Ω 일 때, 제 3 풀다운 저항 그룹(133)이 개별 트리밍되지 않도록 제 3 개별 트리밍 신호(SELDN_TM<2>)를 로직 로우 레벨로 비활성화시켜 출력할 수 있다.

또한, 테스트 모드 신호(TM<0:2>)가 '111'인 경우, 트리밍 출력기(250)는 타겟 임피던스가 240 Ω 일 때 제 1 개별 트리밍 신호(SELDN_TM<0>)를, 타겟 임피던스가 120 Ω 일 때 제 2 및 제 3 개별 트리밍 신호(SELDN_TM<1:2>)를, 타겟 임피던스가 80 Ω 일 때 제 1 내지 제 3 개별 트리밍 신호(SELDN_TM<0:2>)를, 타겟 임피던스가 60 Ω 일 때 제 2 내지 제 5 개별 트리밍 신호(SELDN_TM<1:4>)를, 타겟 임피던스가 48 Ω 일 때 제 1 내지 제 5 개별 트리밍 신호(SELDN_TM<0:4>)를, 타겟 임피던스가 40 Ω 일 때 제 1 내지 6 개별 트리밍 신호(SELDN_TM<0:5>)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 이 때, 개별 트리밍 제어부(200)는, 타겟 임피던스가 120 또는 60 Ω 일 때, 제 1 풀다운 저항 그룹(131)이 개별 트리밍되지 않도록 제 1 개별 트리밍 신호(SELDN_TM<0>)는 로직 로우 레벨로 비활성시켜 출력할 수 있다.

도 9a 및 도 9b 에 도시된 바와 같이, 개별 트리밍 제어부(200)는, 테스트 모드 신호(TM<0:2>)에 따라 개별적으로 트리밍하고자 하는 풀다운 저항 그룹(131~136)의 개수를 정하고, 이를 설정된 타겟 임피던스(즉, 그룹 선택 신호(SELTDNB<0:3>))에 따라 선택되는 풀다운 저항 그룹들과 조합함으로써 제 1 내지 제 6 개별 트리밍 신호(SELDN_TM<2:5>)를 생성할 수 있다.

도 10 은 본 발명의 실시예에 따른 타겟 임피던스 대비 풀업 임피던스의 매치비를 보여주는 그래프 이다.

도 10 을 참조하면, 도 3 과 마찬가지로, x 축은 선택되는 풀다운 저항 그룹의 개수를 나타낸다. y 축은 타겟 임피던스 대비 실제 풀다운 임피던스의 매치비를 백분율로 보여준다.

테스트 모드 신호(TM<0:2>)가 '001'인 경우, 풀다운 저항 그룹을 개별적으로 트리밍하지 않는다. 따라서, 도 3 의 그래프와 실질적으로 유사한 값을 가질 수 있다. 테스트 모드 신호(TM<0:2>)가 '010'인 경우, 제 6 풀다운 저항 그룹(136)만이 개별 트리밍되므로 타겟 임피던스가 40 Ω(즉, RZQ/6)일 때만 매치비가 감소할 수 있다. 테스트 모드 신호(TM<0:2>)가 '011'인 경우, 제 5 및 제 6 풀다운 저항 그룹(135, 136)이 개별 트리밍되므로 타겟 임피던스가 48 Ω(즉, RZQ/5)일 때는 매치비가 감소하고, 타겟 임피던스가 40 Ω(즉, RZQ/6)일 때는 매치비가 더 감소할 수 있다. 이러한 방식으로, 테스트 모드 신호(TM<0:2>)가 '111'인 경우, 모든 풀다운 저항 그룹(131~136)이 트리밍되므로 타겟 임피던스에 상관없이 매치비가 전체적으로 감소할 수 있다.

상기와 같이, 제안 발명에 따른 반도체 장치는, 터미네이션 회로(100)의 각 저항 그룹들을 일괄적으로 트링밍할 뿐만 아니라 개별적으로 트리밍함으로써 임피던스 부정합 및 신호 충실도(SI) 특성 열화를 방지할 수 있다.

도 11 은 도 4 의 캘리브레이션 회로(300)의 상세 회로도 이다.

도 11 을 참조하면, 캘리브레이션 회로(300)는, 풀업 기준 저항부(310), 더미 기준 저항부(320), 풀다운 기준 저항부(330), 제 1 비교부(342), 제 2 비교부(352), 제 1 카운터(344), 제 2 카운터(354) 및 기준 전압 발생기(360)를 포함하여 구성된다.

제 1 비교부(342)는 외부 저항(REXT)과 풀업 기준 저항부(310)의 전압 분배에 의해 생성되는 캘리브레이션 패드(ZQ)의 전압과 기준 전압 발생기(360)에서 생성되는 기준 전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하고 비교 결과에 따라 업/다운 신호(UP/DN)를 생성할 수 있다.

제 1 카운터(344)는 업/다운 신호(UP/DN)에 응답하여 풀업 제어 코드(PCODE<0:N>)를 생성할 수 있다.

풀업 기준 저항부(310)는, 풀업 제어 코드(PCODE<0:N>)를 입력받아 온/오프되는 다수의 병렬 연결된 풀업 저항들을 포함한다. 풀업 기준 저항부(310)는, 풀업 제어 코드(PCODE<0:N>)에 따라 풀업 저항들(각각의 임피던스는 binary weight에 맞게 설계됨)을 온/오프하여 임피던스를 조절할 수 있다. 조절된 풀업 기준 저항부(310)의 임피던스는 다시 캘리브레이션 패드(ZQ)의 전압에 영향을 주고 상기 동작이 반복된다. 결과적으로, 풀업 기준 저항부(310)의 임피던스가 외부 저항(REXT)의 임피던스와 같아질 때까지 캘리브레이션 동작이 반복된다. 이러한 동작을 풀업 캘리브레이션 동작으로 정의할 수 있다. 풀업 기준 저항부(310)는, 데이터 패드(DQ)를 구동하는 풀업 터미네이션부(도 4 의 110)와 유사하게 설계되어 동일하거나 유사한 경향을 가진다.

더미 기준 저항부(320)는, 풀업 기준 저항부(310)와 동일하게 구성된다. 풀다운 기준 저항부(330)는 풀다운 제어 코드(NCODE<0:N>)를 입력받아 온/오프되는 다수의 병렬 연결된 풀다운 저항을 포함한다. 풀다운 기준 저항부(330)는 풀다운 터미네이션부(도 4 의 130)와 유사하게 설계되어 동일하거나 유사한 경향을 가진다.

풀업 캘리브레이션 동작에 의해 생성되는 풀업 제어 코드(PCODE<0:N>)는 더미 기준 저항부(320)에 입력되어 더미 기준 저항부(320)의 임피던스를 결정하게 된다. 풀업 캘리브레이션 동작과 비슷하게, 제 2 비교부(352)와 제 2 카운터(354)를 사용하여 A 노드의 전압이 기준 전압(VREF)과 같아지도록, 즉, 풀다운 기준 저항부(330)의 임피던스가 더미 기준 저항부(320)의 임피던스와 같아질 때까지 캘리브레이션 동작이 반복된다. 이러한 동작을 풀다운 캘리브레이션 동작으로 정의할 수 있다.

풀업 캘리브레이션 동작 및 풀다운 캘리브레이션 동작을 포함하는 ZQ 캘리브레이션 동작의 결과로 생성된 풀업 제어 코드(PCODE<0:N>) 및 풀다운 제어 코드(NCODE<0:N>)는, 터미네이션 회로(도 4 의 100)로 입력되어 임피던스를 조절하게 된다.

한편, 캘리브레이션 회로(300)는 항상 동작하는 것이 아니라, 캘리브레이션 동작을 하도록 정해진 구간 동안에만 동작한다. 이를 위해, 캘리브레이션 회로(300)는 캘리브레이션 동작을 수행하기 위한 캘리브레이션 활성화 신호(CAL_EN)를 입력받을 수 있다. 예를 들어, 캘리브레이션 활성화 신호(CAL_EN)가 활성화되면, 제 1 및 제 2 비교부(352) 및 제 1 및 제 2 카운터(354)가 동작하고, 캘리브레이션 활성화 신호(CAL_EN)가 비활성화되면 제 1 및 제 2 비교부(352) 및 제 1 및 제 2 카운터(354)가 동작하지 않는다. 따라서 풀업 제어 코드(PCODE<0:N>) 및 풀다운 제어 코드(NCODE<0:N>)도 변하지 않는다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100: 터미네이션 회로 110: 풀업 터미네이션부
130: 풀다운 터미네이션부 200: 개별 트리밍 제어부
300: 캘리브레이션 회로

Claims

캘리브레이션 패드와 연결된 외부 저항을 이용하여 임피던스 제어 코드를 생성하는 캘리브레이션 회로;
테스트 모드 신호 및 그룹 선택 신호에 따라 활성화 개수가 조절되는 다수의 개별 트리밍 신호들을 생성하는 개별 트리밍 제어부; 및
데이터 패드와 병렬 연결되고, 상기 임피던스 제어 코드에 따라 동시에 트리밍되고, 상기 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍되는 다수의 저항 그룹들을 포함하는 터미네이션 회로
를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 다수의 저항 그룹 각각은,
상기 데이터 패드와 병렬 연결되며, 상기 임피던스 제어 코드의 각 비트에 따라 턴온되는 다수의 제 1 트리밍 트랜지스터들;
상기 데이터 패드와 병렬 연결되며, 상기 다수의 개별 트리밍 신호 중 대응되는 신호에 따라 턴온되는 제 2 트리밍 트랜지스터
를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 터미네이션 회로는,
상기 다수의 저항 그룹들과 상기 데이터 패드 사이에 각각 연결되어, 다수의 타겟 신호들 중 대응하는 신호에 따라 턴온되는 다수의 연결부
를 더 포함하고,
상기 다수의 연결부 중 턴온되는 연결부의 개수에 따라 상기 데이터 패드의 임피던스를 조절하는 반도체 장치.
제 1 항에 있어서,
상기 개별 트리밍 제어부는,
감산 선택 신호에 따라 상기 테스트 모드 신호를 선택적으로 감산하여 감산 모드 신호를 출력하는 감산기;
상기 감산 모드 신호를 디코딩하여 온도계 코드인 트리밍 코드를 생성하는 코드 생성기; 및
상기 트리밍 코드와 상기 그룹 선택 신호를 조합하여 상기 다수의 개별 트리밍 신호들을 출력하는 트리밍 출력기
를 포함하는 반도체 장치.
제 4 항에 있어서,
상기 그룹 선택 신호는, 타겟 임피던스에 따라 상기 다수의 저항 그룹들 중 적어도 하나를 선택하기 위한 신호이고,
상기 감산 선택 신호는, 상기 그룹 선택 신호에 따라 선택되는 저항 그룹들이 제 1 저항 그룹부터 순차적으로 선택되지 않은 경우 활성화되는 신호
인 반도체 장치.
제 4 항에 있어서,
상기 코드 생성기는,
상기 감산 모드 신호의 값에 따라 상기 트리밍 코드의 하이 비트의 개수를 결정하는 반도체 장치.
제 4 항에 있어서,
상기 트리밍 출력기는,
상기 트리밍 코드의 각 비트와 상기 그룹 선택 신호의 각 비트를 로직 노어 연산하여 상기 다수의 개별 트리밍 신호들을 출력하는 다수의 로직 게이트들
을 포함하는 반도체 장치.
데이터 패드와 전원전압단 사이에 병렬 연결되어, 풀업 제어 코드에 따라 동시에 트리밍되는 다수의 풀업 저항 그룹들을 포함하는 풀업 터미네이션부; 및
상기 데이터 패드와 접지전압단 사이에 병렬 연결되어, 풀다운 제어 코드에 따라 동시에 트리밍되고, 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍되는 다수의 풀다운 저항 그룹들을 포함하는 풀다운 터미네이션부
를 포함하는 터미네이션 회로.
제 8 항에 있어서,
상기 다수의 풀업 저항 그룹 각각은,
상기 데이터 패드와 상기 전원전압단 사이에 병렬 연결되며, 상기 풀업 제어 코드의 각 비트에 따라 턴온되는 다수의 제 1 트리밍 트랜지스터들
을 포함하는 터미네이션 회로.
제 8 항에 있어서,
상기 다수의 풀다운 저항 그룹 각각은,
상기 데이터 패드와 상기 접지전압단 사이에 병렬 연결되며, 상기 풀다운 제어 코드의 각 비트에 따라 턴온되는 다수의 제 2 트리밍 트랜지스터들;
상기 데이터 패드와 상기 접지전압단 사이에 병렬 연결되며, 상기 다수의 개별 트리밍 신호 중 대응되는 신호에 따라 턴온되는 제 3 트리밍 트랜지스터
를 포함하는 터미네이션 회로.
제 8 항에 있어서,
상기 다수의 풀업 저항 그룹들과 상기 데이터 패드 사이에 각각 연결되어, 다수의 풀업 타겟 신호들 중 대응하는 신호에 따라 턴온되는 다수의 풀업 연결부; 및
상기 다수의 풀다운 저항 그룹들과 상기 데이터 패드 사이에 각각 연결되어, 다수의 풀다운 타겟 신호들 중 대응하는 신호에 따라 턴온되는 다수의 풀다운 연결부
를 더 포함하고,
상기 다수의 풀업 및 풀다운 연결부 중 턴온되는 풀업 및 풀다운 연결부의 개수에 따라 상기 데이터 패드의 임피던스를 조절하는 터미네이션 회로.
제 8 항에 있어서,
타겟 임피던스에 따라 상기 다수의 풀다운 저항 그룹들 중 적어도 하나를 선택하기 위한 그룹 선택 신호와 테스트 모드 신호에 따라 활성화 개수가 조절되는 상기 다수의 개별 트리밍 신호들을 생성하는 개별 트리밍 제어부
를 더 포함하는 터미네이션 회로.
제 12 항에 있어서,
상기 개별 트리밍 제어부는,
감산 선택 신호에 따라 상기 테스트 모드 신호를 선택적으로 감산하여 감산 모드 신호를 출력하는 감산기;
상기 감산 모드 신호를 디코딩하여 온도계 코드인 트리밍 코드를 생성하는 코드 생성기; 및
상기 트리밍 코드와 상기 그룹 선택 신호를 조합하여 상기 다수의 개별 트리밍 신호들을 출력하는 트리밍 출력기
를 포함하는 터미네이션 회로.
제 13 항에 있어서,
상기 감산 선택 신호는,
상기 그룹 선택 신호에 따라 선택되는 저항 그룹들이 제 1 저항 그룹부터 순차적으로 선택되지 않은 경우 활성화되는 신호
인 터미네이션 회로.
제 13 항에 있어서,
상기 코드 생성기는,
상기 감산 모드 신호의 값에 따라 상기 트리밍 코드의 하이 비트의 개수를 결정하는 터미네이션 회로.
제 13 항에 있어서,
상기 트리밍 출력기는,
상기 트리밍 코드의 각 비트와 상기 그룹 선택 신호의 각 비트를 로직 노어 연산하여 상기 다수의 개별 트리밍 신호들을 출력하는 다수의 로직 게이트들
을 포함하는 터미네이션 회로.
데이터 패드와 전원전압단 사이에 병렬 연결되어, 풀업 제어 코드에 따라 동시에 트리밍되는 다수의 풀업 저항 그룹들을 포함하는 풀업 터미네이션부; 및
상기 데이터 패드와 접지전압단 사이에 병렬 연결되어, 풀다운 제어 코드에 따라 동시에 트리밍되는 다수의 풀다운 저항 그룹들을 포함하는 풀다운 터미네이션부
를 포함하고, 상기 풀업 및 풀다운 터미네이션부 중 적어도 하나의 저항 그룹들은 다수의 개별 트리밍 신호들 중 대응하는 신호에 따라 각각 개별적으로 트리밍되는 터미네이션 회로.
제 17 항에 있어서,
상기 풀업 및 풀다운 터미네이션부 중 적어도 하나의 저항 그룹들 각각은,
상기 풀업 및 풀다운 제어 코드 중 대응하는 코드의 각 비트에 따라 턴온되는 다수의 제 1 트리밍 트랜지스터들;
상기 다수의 개별 트리밍 신호 중 대응되는 신호에 따라 턴온되는 제 2 트리밍 트랜지스터
를 포함하는 터미네이션 회로.
제 17 항에 있어서,
타겟 임피던스에 따라 상기 다수의 풀다운 저항 그룹들 중 적어도 하나를 선택하기 위한 그룹 선택 신호와 테스트 모드 신호에 따라 활성화 개수가 조절되는 상기 다수의 개별 트리밍 신호들을 생성하는 개별 트리밍 제어부
를 더 포함하는 터미네이션 회로.
제 19 항에 있어서,
상기 개별 트리밍 제어부는,
상기 그룹 선택 신호에 따라 선택되는 저항 그룹들이 제 1 저항 그룹부터 순차적으로 선택되지 않은 경우 활성화되는 감산 선택 신호에 따라 상기 테스트 모드 신호를 선택적으로 감산하여 감산 모드 신호를 출력하는 감산기;
상기 감산 모드 신호의 값에 따라 트리밍 코드의 하이 비트의 개수를 결정하여 생성하는 코드 생성기; 및
상기 트리밍 코드와 상기 그룹 선택 신호를 조합하여 상기 다수의 개별 트리밍 신호들을 출력하는 트리밍 출력기
를 포함하는 터미네이션 회로.