CN106469572A - 半导体器件以及半导体系统 - Google Patents
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Abstract
一种半导体系统可以包括配置为输出测试停止信号和校准控制信号的第一半导体器件。所述半导体系统可以包括第二半导体器件，第二半导体器件配置为响应于校准控制信号而从外部电阻器生成第一状态码、从内部电阻器生成第二状态码以及从熔丝阵列生成第三状态码，以及响应于测试停止信号和校准控制信号而将第一状态码至第三状态码之中的一个选择为选择码。
Description
相关申请的交叉引用
本申请要求于2015年8月20日向韩国知识产权局提交的序列号为10-2015-0117457的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体上涉及一种半导体器件以及半导体系统，尤其是涉及配置为利用关于处理状态的信息的一种半导体器件以及半导体系统。
背景技术
最近，要求半导体系统执行高速的操作，因此，减少了在半导体系统内使用的内部信号之间的时序余量。由于包括于半导体系统内的NMOS晶体管和PNMOS晶体管的阈值电压和导通电流根据处理状态中的变化而改变，因此对于在半导体系统内使用的内部信号的时滞具有影响。由于内部信号之间的时序余量根据在时滞中的变化而进一步减少，因此可能发生半导体系统的异常操作。
由于在包括于以高速操作的半导体系统内的半导体器件之间交互的传输信号的摆幅逐渐地减小，在接口终端频繁地发生因阻抗失配而造成的传输信号的反射。由于因诸如处理状态中的变化的现象而发生阻抗失配，因此阻抗匹配电路，例如片内终结器电路，被用在半导体系统中。
发明内容
在实施例中，半导体系统可以包括配置为输出测试停止信号和校准控制信号的第一半导体器件。半导体系统可以包括第二半导体器件，第二半导体器件配置为响应于校准控制信号而从外部电阻器生成第一状态码、从内部电阻器生成第二状态码以及从熔丝阵列生成第三状态码，以及响应于测试停止信号和校准控制信号将第一至第三状态码之中的一个选择为选择码。
在实施例中，半导体器件可以包括配置为响应于校准控制信号从外部电阻器生成第一状态码的第一状态码生成单元。半导体器件可以包括配置为从内部电阻器生成第二状态码的第二状态码生成单元。半导体器件可以包括配置为从熔丝阵列生成第三状态码的第三状态码生成单元。半导体器件可以包括配置为响应于校准控制信号和测试停止信号代码选择单元将第一至第三状态码之中的一个输出为选择码。
在实施例中，半导体器件可以包括配置为响应于校准控制信号从外部电阻器生成第一状态码的第一状态码生成单元。半导体器件可以包括配置为响应于校准控制信号从内部电阻器生成第二状态码的第二状态码生成单元。半导体器件可以包括配置为从熔丝阵列生成第三状态码的第三状态码生成单元。半导体器件可以包括配置为响应于校准控制信号和测试停止信号将第一至第三状态码之中的一个输出为选择码的代码选择单元。
在实施例中，半导体器件可以包括代码选择单元，所述的代码选择单元配置为接收多个状态码并且将多个状态码之中的一个输出为选择码以便根据包括于选择码内的处理状态调整半导体器件内的延迟周期。
附图说明
图1是图示了根据一个实施例的半导体系统的配置的示例的代表的框图。
图2是图示了根据包括于图1所示的半导体系统内的第一状态码生成单元的一个实施例的配置的示例的代表的示图。
图3是图示了根据包括于图1所示的半导体系统内的第二状态码生成单元的一个实施例的配置的示例的代表的示图。
图4是图示了根据包括于图1所示的半导体系统内的代码选择单元的一个实施例的配置的示例的代表的示图。
图5是图示了关于与生成于图1所示的半导体系统内的选择码的逻辑电平组合相对应的处理状态的信息的示例的代表的图表。
图6是图示了根据另一个实施例的半导体系统的配置的示例的代表的框图。
图7是图示了根据包括于图6所示的半导体系统内的第二状态码生成单元的一个实施例的配置的示例的代表的示图。
图8是图示了根据图1至图7所示的半导体器件和半导体系统已被应用到其内的电子设备的一个实施例的配置的示例的代表的示图。
具体实施方式
在下文中，将参照附图通过实施例的各种示例将描述半导体器件和半导体系统。
阻抗校准(ZQ)表示为了根据处理状态中的变化调整片内终结器电路的电阻值而生成代码的过程。具有根据阻抗校准而调整的电阻值的片内终结器电路可以除去接口终端的阻抗匹配，从而大体上防止由反射造成传输信号失真。
各种实施例可以针对半导体器件和半导体系统，通过所述的半导体器件和半导体系统可以通过各种方法生成包括关于处理状态的信息的代码。
根据一个实施例，可以生成包括关于处理状态的信息的代码来减少内部信号的时滞，并且可以接收从外部输入的失真的传输信号。
此外，根据一个实施例，利用外部电阻器或者内部电阻器也可以生成包括关于处理状态的信息的代码。
此外，根据一个实施例，利用熔丝阵列也可以生成包括关于处理状态的信息的代码。
参照图1，根据一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。
第一半导体器件1可以输出测试停止信号TM_DISB和校准控制信号CALEN。测试停止信号TM_DISB可以被使能以便停止为了生成选择码CSEL<1:N>(即，N可以是大于1的整数)而执行的测试。可以根据各种实施例不同地设定测试停止信号TM_DISB被使能所在的逻辑电平。当测试停止信号TM_DISB被使能时，包括在选择码CSEL<1:N>内的所有的比特可以被设定为预设的电平，例如逻辑低电平。校准控制信号CALEN可以被使能，以便激活根据外部电阻器RZQ生成第一状态码SCD1<1:N>的操作。可以根据各种实施例不同地设定校准控制信号CALEN被使能时的逻辑电平。
第二半导体器件2可以接收测试停止信号TM_DISB和校准控制信号CALEN。根据实施例，第二半导体器件2也可以配置为解码从第一半导体器件1施加的命令以产生测试停止信号TM_DISB和校准控制信号CALEN。第二半导体器件2可以包括焊盘21、第一状态码生成单元22、第二状态码生成单元23、第三状态码生成单元24、代码选择单元25以及内部电路26。
焊盘21可以连接到外部电阻器RZQ。外部电阻器RZQ可以连接到接地电压VSS。可以根据实施例不同地设定外部电阻器RZQ的电阻值。
第一状态码生成单元22可以响应于校准控制信号CALEN从外部电阻器RZQ生成第一状态码SCD1<1:N>。例如，当校准控制信号CALEN被使能时，第一状态码生成单元22可以根据外部电阻器RZQ连接到的焊盘21的电压而设定第一状态码SCD1<1:N>的逻辑电平组合。
第二状态码生成单元23可以从内部电阻器(图3中的RIN)生成第二状态码SCD2<1:N>。例如，状态码生成单元23可以根据内部电阻器(图3中的RIN)连接到的节点的电压而设定第二状态码SCD2<1:N>的逻辑电平组合。
第三状态码生成单元24可以包括熔丝阵列(未示出)并生成第三状态码SCD3<1:N>。熔丝阵列(未示出)可以包括通过利用激光或电可以被编程的熔丝。熔丝阵列(未示出)可以被编程以便存储关于过程状态的信息。根据实施例，熔丝阵列(未示出)的编程可以在晶片处理中或者封装过程中执行。第三状态码生成单元24可以生成和输出具有根据熔丝阵列(未示出)的编程状态设定的逻辑电平组合的第三状态码SCD3<1:N>。
代码选择单元25可以响应于测试停止信号TM_DISB和校准控制信号CALEN而将第一状态码SCD1<1:N>、第二状态码SCD2<1:N>或第三状态码SCD3<1:N>之中的一个选择为选择码CSEL<1:N>，并且输出选择码CSEL<1:N>。当熔丝阵列(未示出)已经被编程时，代码选择单元25可以将第三状态码SCD3<1:N>输出为选择码CSEL<1:N>。在熔丝阵列(未示出)未被编程的状态下，当校准控制信号CALEN被使能时，代码选择单元25可以将第一状态码SCD1<1:N>输出为选择码CSEL<1:N>。在熔丝阵列(未示出)未被编程的状态下，当校准控制信号CALEN被禁止时，代码选择单元25可以将第二状态码SCD2<1:N>输出为选择码CSEL<1:N>。
可以根据选择码CSEL<1:N>控制内部电路26的内部操作。例如，内部电路26可以通过具有根据关于包括在选择码CSEL<1:N>内的过程状态的信息而调整的延迟周期的延迟电路来实现。内部电路26可以根据关于包括在选择码CSEL<1:N>内的过程状态的信息而减少或增加延迟电路的延迟周期。内部电路26可以通过执行内部操作的各种电路来实现，所述内部操作根据关于过程状态的信息而被不同地控制。
参见图2，第一状态码生成单元22可以包括参考电压生成部221、第一比较器222、第一计数器223、第一上拉驱动部224、第二上拉驱动部225、第二比较器226、第二计数器227以及第一下拉驱动部228。
参考电压生成部221可以响应于校准控制信号CALEN而产生参考电压VREF。例如，当校准控制信号CALEN被使能时，参考电压生成部221可以根据过程状态中的变化而产生具有恒定的电平的参考电压VREF。
第一比较器222可以将耦接至焊盘21的节点nd21的电压与参考电压VREF相比较以产生第一比较信号COM1。例如，当节点nd21的电压具有比参考电压VREF的电平高的电平时，第一比较器222可以将第一比较信号COM1产生为逻辑高电平，而当节点nd21的电压具有比参考电压VREF的电平低的电平时，第一比较器222可以将第一比较信号COM1产生为逻辑低电平。可以根据实施例不同地设定根据节点nd21的电压和参考电压VREF的比较结果产生的第一比较信号COM1的逻辑电平。
第一计数器223可以响应于第一比较信号COM1而计数第一上拉码PCD1<1:N>。第一计数器223可以根据第一比较信号COM1的逻辑电平而向上计数或向下计数第一上拉码PCD1<1:N>。
第一上拉驱动部224的电阻值根据第一上拉码PCD1<1:N>而调整。用于计数第一上拉码PCD1<1:N>的校准操作可以被执行，直到第一上拉驱动部224的电阻值大体上等于外部电阻器RZQ的电阻值为止。根据实施例，第一上拉驱动部224的电阻值也可以被设定为与外部电阻器RZQ的电阻值不同。第一上拉驱动部224可以耦接至电源VDD。
第二上拉驱动部225的电阻值根据第一上拉码PCD1<1:N>而调整。因此，第二上拉驱动部225的电阻值可以被调整为大体上等于第一上拉驱动部224和外部电阻器RZQ的电阻值。根据实施例，第二上拉驱动部225的电阻值也可以被调整为不同于第一上拉驱动部224和外部电阻器RZQ的电阻值。第二上拉驱动部225可以耦接至电源VDD。
第二比较器226可以将节点nd22的电压与参考电压VREF相比较以产生第二比较信号COM2。例如，当节点nd22的电压具有比参考电压VREF的电平高的电平时，第二比较器226可以将第二比较信号COM2产生为逻辑低电平，而当节点nd22的电压具有比参考电压VREF的电平低的电平时，第二比较器226可以将第二比较信号COM2产生为逻辑高电平。可以根据实施例不同地设定根据节点nd22的电压和参考电压VREF的比较结果产生的第二比较信号COM2的逻辑电平。
第二计数器227可以响应于第二比较信号COM2而计数第一状态码SCD1<1:N>。第二计数器227可以根据第二比较信号COM2的逻辑电平而向上计数或向下计数第一状态码SCD1<1:N>。
第一下拉驱动部228的电阻值根据第一状态码SCD1<1:N>而调整。因此，第一下拉驱动部228的电阻值也可以被调整为大体上等于第二上拉驱动部225的电阻值。根据实施例，第一下拉驱动部228的电阻值也可以被设定为不同于第二上拉驱动部225的电阻值。第一下拉驱动部228可以耦接至接地电压VSS。
配置为如上所述的第一状态码生成单元22计数第一上拉码PCD1<1:N>以使得第一上拉驱动部224和第二上拉驱动部225的电阻值大体上等于外部电阻器RZQ的电阻值，并且计数第一状态码SCD1<1:N>使得第一下拉驱动部228的电阻值大体上等于第二上拉驱动部225的电阻值。由于第一上拉驱动部224、第二上拉驱动部225的电阻值和第一下拉驱动部228的电阻值根据过程状态中的变化而改变，因此第一状态码SCD1<1:N>可以包括关于过程状态的信息。
参照图3，第二状态码生成单元23可以包括第三比较器231、第三计数器232、第三上拉驱动部233、第四上拉驱动部234、第四比较器235、第四计数器236以及第二下拉驱动部237。
第三比较器231可以将耦接至内部电阻器RIN的节点nd23的电压与内部参考电压VREFIN相比较以产生第三比较信号COM3。例如，当节点nd23的电压具有比内部参考电压VREFIN的电平高的电平时，第三比较器231可以将第三比较信号COM3产生为逻辑高电平，而当节点nd23的电压具有比内部参考电压VREFIN的电平低的电平时，第三比较器231可以将第三比较信号COM3产生为逻辑低电平。可以根据实施例不同地设定根据节点nd23的电压和内部参考电压VREFIN的比较结果产生的第三比较信号COM3的逻辑电平。
第三计数器232可以响应于第三比较信号COM3而计数第二上拉码PCD2<1:N>。第三计数器232可以根据第三比较信号COM3的逻辑电平而向上计数或向下计数第二上拉码PCD2<1:N>。
第三上拉驱动部233的电阻值根据第二上拉码PCD2<1:N>而调整。用于计数第二上拉码PCD2<1:N>的校准操作可以被执行，直到第三上拉驱动部233的电阻值大体上等于内部电阻器RIN的电阻值为止。根据实施例，第三上拉驱动部233的电阻值也可以被设定为与内部电阻器RIN的电阻值不同。第三上拉驱动部233可以耦接至电源VDD。
第四上拉驱动部234的电阻值根据第二上拉码PCD2<1:N>而调整。因此，第四上拉驱动部234的电阻值可以被调整为大体上等于第三上拉驱动部233和内部电阻器RIN的电阻值。根据实施例，第四上拉驱动部234的电阻值也可以被设定为不同于第三上拉驱动部233和内部电阻器RIN的电阻值。第四上拉驱动部234可以耦接至电源VDD。
第四比较器235可以将节点nd24的电压与内部参考电压VREFIN相比较以产生第四比较信号COM4。例如，当节点nd24的电压具有比内部参考电压VREFIN的电平高的电平时，第四比较器235可以将第四比较信号COM4产生为逻辑低电平，而当节点nd24的电压具有比内部参考电压VREFIN的电平低的电平时，第四比较器235可以将第四比较信号COM4产生为逻辑高电平。可以根据实施例不同地设定根据节点nd24的电压和内部参考电压VREFIN的比较结果产生的第四比较信号COM4的逻辑电平。
第四计数器236可以响应于第四比较信号COM4而计数第二状态码SCD2<1:N>。第四计数器236可以根据第四比较信号COM4的逻辑电平而向上计数或向下计数第二状态码SCD2<1:N>。
第二下拉驱动部237的电阻值根据第二状态码SCD2<1:N>而调整。因此，第二下拉驱动部237的电阻值也可以被调整为大体上等于第四上拉驱动部234的电阻值。根据实施例，第二下拉驱动部237的电阻值也可以被设定为不同于第四上拉驱动部234的电阻值。第二下拉驱动部237可以耦接至接地电压VSS。
配置为如上所述的第二状态码生成单元23计数第二上拉码PCD2<1:N>以使得第三上拉驱动部233和第四上拉驱动部234的电阻值大体上等于内部的电阻器RIN的电阻值，并且计数第二状态码SCD2<1:N>使得第二下拉驱动部237的电阻值大体上等于第四上拉驱动部234的电阻值。由于第三上拉驱动部233、第四上拉驱动部234的电阻值和第二下拉驱动部237的电阻值根据过程状态中的变化而改变，因此第二状态码SCD2<1:N>可以包括关于过程状态的信息。
参照图4，代码选择单元25可以包括第一选择信号生成部251、第一选选择器252、第二选择信号生成部253、第二选择器254和输出缓冲器255。
第一选择发生部251可以响应于校准控制信号CALEN而产生第一选择信号SEL1。例如，当校准控制信号被使能为逻辑高电平时，第一选择信号生成部251将第一选择信号SEL1产生为逻辑高电平。当校准控制信号CALEN和重置信号RSTB都为逻辑低电平时，第一选择信号生成部251将第一选择信号SEL1产生为逻辑低电平。在初始化操作中，可以将重置信号RSTB施加到逻辑低电平。
第一选择器252可以响应于第一选择信号SEL1而输出第一状态码SCD1<1:N>或者第二状态码SCD2<1:N>。例如，当第一选择信号SEL1为逻辑高电平时，第一选择器252输出第一状态码SCD1<1:N>，而当第一选择信号SEL1为逻辑低电平时，第一选择器252输出第二状态码SCD2<1:N>。
第二选择信号生成部253可以响应于第三状态码SCD3<1:N>而产生第二选择信号SEL2。例如，只有当第三状态码SCD3<1:N>具有预设的电平组合时，例如，全部被设定为逻辑低电平时，第二选择信号生成部253将第二选择信号SEL2产生为逻辑低电平。当第三状态码SCD3<1:N>不具有预设的电平组合时，第二选择信号生成部253将第二选择信号SEL2产生为逻辑高电平。当熔丝阵列(未示出)已经被编程以便储存关于过程状态的信息时，第二选择信号生成部253将第二选择信号SEL2产生为逻辑高电平。
第二选择器254可以响应于第二选择信号SEL2而输出第三状态码SCD3<1:N>或者第一选择器252的输出信号。例如，当第二选择信号SEL2为逻辑高电平时，第二选择器254输出第三状态码SCD3<1:N>，而当第二选择信号SEL2为逻辑低电平时，第二选择器254输出第一选择器252的输出信号。
输出缓冲器255可以响应于测试停止信号TM_DISB而缓冲和输出第二选择器254的输出信号。当测试停止信号TM_DISB被使能为逻辑低电平时，输出缓冲器255可以生成已经被设定为逻辑低电平和被禁止的选择码CSEL<1:N>。当测试停止信号TM_DISB被禁止为逻辑高电平时，输出缓冲器255可以缓冲和输出第二选择器254的输出信号。
当熔丝阵列(未示出)已经被编程时，配置为如上所述的代码选择单元25可以将第三状态码SCD3<1:N>输出为选择码CSEL<1:N>。在熔丝阵列(未示出)未被编程的状态下，当校准控制信号CALEN被使能时，代码选择单元25可以将第一状态码SCD1<1:N>输出为选择码CSEL<1:N>。在熔丝阵列(未示出)未被编程的状态下，当校准控制信号CALEN被禁止时，代码选择单元25可以将第二状态码SCD2<1:N>输出为选择码CSEL<1:N>。
参照图5，可以确定关于相应于选择码CSEL<1:N>(即，CSEL<1:4>)的逻辑电平组合的过程状态的信息。例如，当选择码CSEL<1:4>的逻辑电平组合为‘0000’时，过程状态可以被设定为‘TT’，而当选择码CSEL<1:4>的逻辑电平组合为‘0001’时，过程状态可以被设定为‘SS’。当选择码CSEL<1:4>的逻辑电平组合为‘0010’时，过程状态可以被设定为‘ST’，而当选择码CSEL<1:4>的逻辑电平组合为‘0011’时，过程状态可以被设定为‘SF’。当选择码CSEL<1:4>的逻辑电平组合为‘0100’时，过程状态可以被设定为‘TS’，而当选择码CSEL<1:4>的逻辑电平组合为‘0101’时，过程状态可以被设定为‘TF’。当选择码CSEL<1:4>的逻辑电平组合为‘0110’时，过程状态可以被设定为‘FS’，而当选择码CSEL<1:4>的逻辑电平组合为‘0111’时，过程状态可以被设定为‘FT’。当选择码CSEL<1:4>的逻辑电平组合为‘1000’时，过程状态可以被设定为‘FF’。选择码CSEL<1:4>的逻辑电平组合为‘0001’的事实表明只有选择码的第一位CSEL<1>为逻辑高电平，而选择码的第二至第四位CSEL<2:4>为逻辑低电平。过程状态为‘TF’的事实表明N型沟道MOS晶体管处于标准操作速度状态Typical，而P型沟道MOS晶体管处于快速操作速度状态Fast。过程状态为‘FS’的事实表明N型沟道MOS晶体管处于快速操作速度状态Fast，而P型沟道MOS晶体管处于慢速操作速度状态Slow。
参照图6，根据一个实施例的半导体系统可以包括第三半导体器件3和第四半导体器件4.
第三半导体器件3可以输出测试停止信号TM_DISB和校准控制信号CALEN。测试停止信号TM_DISB可以被使能以便停止为了生成选择码CSEL<1:N>而执行的测试。可以根据各种实施例不同地设定测试停止信号TM_DISB被使能的逻辑电平。当测试停止信号TM_DISB被使能时，包括在选择码CSEL<1:N>内的所有的位可以被设定为预设的电平，例如逻辑低电平。校准控制信号CALEN可以被使能，以便激活根据外部电阻器RZQ生成第一状态码SCD1<1:N>的操作。可以根据实施例不同地设定校准控制信号CALEN被使能的逻辑电平。
第四半导体器件4可以接收测试停止信号TM_DISB和校准控制信号CALEN。根据实施例，第四半导体器件4也可以配置为解码从第三半导体器件3施加的命令，以产生测试停止信号TM_DISB和校准控制信号CALEN。第四半导体器件4可以包括焊盘41、第一状态码生成单元42、第二状态码生成单元43、第三状态码生成单元44、代码选择单元45以及内部电路46。
焊盘41可以连接到外部电阻器RZQ。外部电阻器RZQ可以连接到接地电压VSS。可以根据实施例不同地设定外部电阻器RZQ的电阻值。
第一状态码生成单元42可以响应于校准控制信号CALEN从外部电阻器RZQ生成第一状态码SCD1<1:N>。例如，当校准控制信号CALEN被使能时，第一状态码生成单元42可以根据外部电阻器RZQ连接到的焊盘41的电压而设定第一状态码SCD1<1:N>的逻辑电平组合。
第二状态码生成单元43可以从内部电阻器(图7中的RIN)生成第二状态码SCD2<1:N>。例如，第二状态码生成单元43可以根据内部电阻器(图7中的RIN)连接到的节点的电压而设定第二状态码SCD2<1:N>的逻辑电平组合。
第三状态码生成单元44可以包括熔丝阵列(未示出)并生成第三状态码SCD3<1:N>。熔丝阵列(未示出)可以包括通过利用激光或电可以被编程的熔丝。熔丝阵列(未示出)可以被编程以便存储关于过程状态的信息。根据实施例，熔丝阵列(未示出)的编程可以在晶片处理中或者封装过程中执行。第三状态码生成单元44可以生成和输出具有根据熔丝阵列(未示出)的编程状态设定的逻辑电平组合的第三状态码SCD3<1:N>。
代码选择单元45可以响应于测试停止信号TM_DISB和校准控制信号CALEN而将第一状态码SCD1<1:N>、第二状态码SCD2<1:N>或第三状态码SCD3<1:N>之中的一个选择为选择码CSEL<1:N>，并且输出选择码CSEL<1:N>。当熔丝阵列(未示出)已经被编程时，代码选择单元45可以将第三状态码SCD3<1:N>输出为选择码CSEL<1:N>。在熔丝阵列(未示出)未被编程的状态下，当校准控制信号CALEN被使能时，代码选择单元45可以将第一状态码SCD1<1:N>输出为选择码CSEL<1:N>。在熔丝阵列(未示出)未被编程的状态下，当校准控制信号CALEN被禁止时，代码选择单元45可以将第二状态码SCD2<1:N>输出为选择码CSEL<1:N>。
可以根据选择码CSEL<1:N>控制内部电路46的内部操作。例如，内部电路46可以通过具有根据关于包括在选择码CSEL<1:N>内的过程状态的信息而调整的延迟周期的延迟电路来实现。内部电路46可以根据关于包括在选择码CSEL<1:N>内的过程状态的信息而减少或增加延迟电路的延迟周期。内部电路46可以通过执行根据关于过程状态的信息而不同地被控制的内部操作的各种电路来实现。
参照图7，第二状态码生成单元43可以包括参考电压生成部431、第一比较器432、第一计数器433、第一上拉驱动部434、第二上拉驱动部435、第二比较器436、第二计数器437以及第一下拉驱动部438。
参考电压生成部431可以响应于校准控制信号CALEN而产生内部参考电压VREFIN。例如，当校准控制信号CALEN被使能时，参考电压生成部431可以根据过程状态中的变化而产生具有恒定的电平的内部参考电压VREFIN。
第一比较器432可以将耦接至内部电阻器RIN的节点nd41的电压与内部参考电压VREFIN相比较以产生第一比较信号COM1。例如，当节点nd41的电压具有比内部参考电压VREFIN的电平高的电平时，第一比较器432可以将第一比较信号COM1产生为逻辑高电平，而当节点nd41的电压具有比内部参考电压VREFIN的电平低的电平时，第一比较器432可以将第一比较信号COM1产生为逻辑低电平。可以根据实施例不同地设定根据节点nd41的电压和内部参考电压VREFIN的比较结果而产生的第一比较信号COM1的逻辑电平。
第一计数器433可以响应于第一比较信号COM1而计数第二上拉码PCD2<1:N>。第一计数器433可以根据第一比较信号COM1的逻辑电平而向上计数或向下计数第二上拉码PCD2<1:N>。
第一上拉驱动部434的电阻值根据第二上拉码PCD2<1:N>而调整。用于计数第二上拉码PCD2<1:N>的校准操作可以被执行，直到第一上拉驱动部434的电阻值大体上等于内部电阻器RIN的电阻值为止。根据实施例，第一上拉驱动部434的电阻值也可以被设定为与内部电阻器RIN的电阻值不同。第一上拉驱动部434可以耦接至电源VDD。
第二上拉驱动部435的电阻值根据第二上拉码PCD2<1:N>而调整。因此，第二上拉驱动部435的电阻值可以被调整为大体上等于第一上拉驱动部434和内部电阻器RIN的电阻值。根据实施例，第二上拉驱动部435的电阻值也可以被设定为不同于第一上拉驱动部434和内部电阻器RIN的电阻值。第二上拉驱动部435可以耦接至电源VDD。
第二比较器436可以将节点nd42的电压与内部参考电压VREFIN相比较以产生第二比较信号COM2。例如，当节点nd42的电压具有比内部参考电压VREFIN的电平高的电平时，第二比较器436可以将第二比较信号COM2产生为逻辑低电平，而当节点nd42的电压具有比内部参考电压VREFIN的电平低的电平时，第二比较器436可以将第二比较信号COM2产生为逻辑高电平。可以根据实施例不同地设定根据节点nd42的电压和内部参考电压VREFIN的比较结果而产生的第二比较信号COM2的逻辑电平。
第二计数器437可以响应于第二比较信号COM2而计数第二状态码SCD2<1:N>。第二计数器437可以根据第二比较信号COM2的逻辑电平而向上计数或向下计数第二状态码SCD2<1:N>。
下拉驱动部438的电阻值根据第二状态码SCD2<1:N>而调整。因此，第一下拉驱动部438的电阻值也可以被调整为大体上等于第二上拉驱动部435的电阻值。根据实施例，下拉驱动部438的电阻值也可以被设定为不同于第二上拉驱动部435的电阻值。下拉驱动部438可以耦接至接地电压VSS。
配置为如上所述的第二状态码生成单元43计数第二上拉码PCD2<1:N>，以使得第一上拉驱动部434和第二上拉驱动部435的电阻值大体上等于内部电阻器RIN的电阻值，并且计数第二状态码SCD2<1:N>以使得下拉驱动部438的电阻值大体上等于第二上拉驱动部435的电阻值。由于第一上拉驱动部434、第二上拉驱动部435的电阻值和下拉驱动部438的电阻值根据过程状态中的变化而改变，因此第二状态码SCD2<1:N>可以包括关于过程状态的信息。
如图1至图7所述的半导体器件和半导体系统可以应用于包括存储系统、图形系统、计算系统和移动系统等的电子系统。例如,参照图8，根据一个实施例的电子系统1000可以包括数据储存单元1001、存储器控制器1002、缓冲存储器1003以及输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据储存单元1001储存从存储器控制器1002施加的数据，读取被储存的数据，并且将读取的数据输出至存储器控制器1002。数据储存单元1001可以包括如图1所示的第二半导体器件2或者如图6所示的第四半导体器件4。此外。数据储存单元1001可以包括能够连续地储存数据且即便关闭电源也不会丢失数据的非易失性存储器。非易失性存储器可以通过快闪存储器(或非型快闪存储器和与非型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)来实现。
存储器控制器1002经由输入/输出接口1004解码从外部设备(主机设备)施加的命令，并且根据解码结果控制用于数据储存单元1001和缓冲存储器1003的数据输入/输出。存储器控制器1002可以包括如图1所示的第一半导体器件1或者如图6所示的第三半导体器件3。图8示出了由一个块表示的存储器控制器1002，然而，在存储器控制器1002中，可以独立地配置用于控制数据储存单元1001的控制器和用于控制缓冲存储器1003(易失性存储器)的控制器。
缓冲存储器1003可以暂时地储存将要被存储器控制器1002处理的数据，即，输入/输出至数据储存单元1001的数据。缓冲存储器1003可以根据控制信号储存从存储器控制器1002施加的数据DATA。缓冲存储器1003读取被储存的数据，并且将读取的数据输出至存储器控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、可移动的DRAM和SRAM(静态随机存取存储器)的易失性存储器。
输入/输出接口1004在存储器控制器1002和外部设备(主机)之间提供物理连接，以使得存储器控制器1002可以接收用于从外部设备输入/输出数据的控制信号并与外部设备交换数据。输入/输出接口1004可以包括各种接口协议之一，例如USB协议、MMC协议、PCT-E协议、SAS协议、SATA协议、PATA协议、SCSI协议、ESDI协议和IDE协议。
电子系统1000可以用作主机设备的辅助存储器件或者外部存储器件。电子系统1000可以包括：固态盘(SSD)、通用串行总线存储器(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC；安全数字高容量)卡、存储棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。
虽然以上已经描述了各种实施例，本领域技术人员将理解的是，所述的实施例仅仅是举例而已。因此，在此所述的半导体器件和半导体系统不应该限于基于所述的实施例。
Claims (20)
1.一种半导体系统，包括：
第一半导体器件，其配置为输出测试停止信号和校准控制信号；以及
第二半导体器件，其配置为响应于校准控制信号而从外部电阻器生成第一状态码、从内部电阻器生成第二状态码以及从熔丝阵列生成第三状态码，以及响应于测试停止信号和校准控制信号将第一状态码至第三状态码之中的一个选择为选择码。
2.如权利要求1所述的半导体系统，其中第二半导体器件包括耦接至外部电阻器的焊盘。
3.如权利要求2所述的半导体系统，其中，第二半导体器件包括：
状态码生成单元，其配置为将响应于校准控制信号而生成的参考电压与焊盘的电压相比较，以生成用于驱动焊盘的电压和内部节点的电压的驱动码，并且将内部节点的电压与参考电压相比较，以生成用于驱动内部节点的电压的第一状态码。
4.如权利要求3所述的半导体系统，其中，状态码生成单元单元包括：
第一比较器，其配置为将参考电压与焊盘的电压相比较，以生成驱动码；以及
第一上拉驱动部，其配置为响应于驱动码而上拉驱动焊盘的电压。
5.如权利要求4所述的半导体系统，其中，状态码生成单元单元包括：
第二上拉驱动部，其配置为响应于驱动码而上拉驱动内部节点的电压；
第二比较器，其配置为将参考电压与内部节点的电压相比较，以生成第一状态码；以及
下拉驱动部，其配置为响应于第一状态码而下拉驱动内部节点的电压。
6.如权利要求1所述的半导体系统，其中，第二半导体器件包括：
状态码生成单元，其配置为将内部参考电压与耦接至内部电阻器的第一内部节点的电压相比较，以生成用于驱动第一内部节点的电压和第二内部节点的电压的驱动码，并且将第二内部节点的电压与内部参考电压相比较，以生成用于驱动第二内部节点的电压的第二状态码。
7.如权利要求6所述的半导体系统，其中，状态码生成单元单元包括：
第一比较器，其配置为将内部参考电压与第一内部节点的电压相比较，以生成驱动码；以及
第一上拉驱动部，其配置为响应于驱动码而上拉驱动第一内部节点的电压。
8.如权利要求7所述的半导体系统，其中，状态码生成单元单元包括：
第二上拉驱动部，其配置为响应于驱动码而上拉驱动第二内部节点的电压；
第二比较器，其配置为将内部参考电压与第二内部节点的电压相比较，以生成第二状态码；以及
下拉驱动部，其配置为响应于第二状态码而下拉驱动第二内部节点的电压。
9.如权利要求1所述的半导体系统，其中熔丝阵列包括通过利用激光或电而被编程的两个或更多的熔丝。
10.如权利要求1所述的半导体系统，其中，第二半导体器件包括：
第一选择器，其配置为选择和输出响应于第一选择信号而生成的第一状态码或者第二状态码，第一选择信号是响应于校准控制信号而生成的；以及
第二选择器，其配置为响应于第三状态码而选择和输出第三状态码或者第一选择器的输出信号。
11.如权利要求10所述的半导体系统，其中当熔丝阵列已经被编程时，第二选择器输出第三状态码。
12.如权利要求10所述的半导体系统，其中，第二半导体器件还包括：
输出缓冲器，其配置为在测试停止信号已经被禁止的状态下缓冲第二选择器的输出信号并将被缓冲的信号输出为选择码。
13.一种半导体器件包括：
第一状态码生成单元，其配置为响应于校准控制信号从外部电阻器生成第一状态码；
第二状态码生成单元，其配置为从内部电阻器生成第二状态码；
第三状态码生成单元，其配置为从熔丝阵列生成第三状态码；以及
代码选择单元，其配置为响应于校准控制信号和测试停止信号将第一状态码至第三状态码之中的一个输出为选择码。
14.如权利要求13所述的半导体器件，其中半导体器件还包括耦接至外部电阻器的焊盘。
15.如权利要求14所述的半导体器件，其中第一状态码生成单元将响应于校准控制信号而生成的参考电压与焊盘的电压相比较，以生成用于驱动焊盘的电压和内部节点的电压的驱动码，并且将内部节点的电压与参考电压相比较，以生成用于驱动内部节点的电压的第一状态码。
16.如权利要求15所述的半导体器件，其中，第一状态码生成单元单元包括：
第一比较器，其配置为将参考电压与焊盘的电压相比较，以生成驱动码；
第一上拉驱动部，其配置为响应于驱动码而上拉驱动焊盘的电压；
第二上拉驱动部，其配置为响应于驱动码而上拉驱动内部节点的电压；
第二比较器，其配置为将参考电压与内部节点的电压相比较，以生成第一状态码；以及
下拉驱动部，其配置为响应于第一状态码而下拉驱动内部节点的电压。
17.如权利要求13所述的半导体器件，其中第二状态码生成单元将内部参考电压与耦接至内部电阻器的第一内部节点的电压相比较，以生成用于驱动第一内部节点的电压和第二内部节点的电压的驱动码，并且将第二内部节点的电压与内部参考电压相比较，以生成用于驱动第二内部节点的电压的第二状态码。
18.如权利要求13所述的半导体器件，其中熔丝阵列包括通过利用激光或电而被编程的两个或更多的熔丝。
19.如权利要求13所述的半导体器件，其中，代码选择单元包括：
第一选择器，其配置为响应于第一选择信号而选择和输出第一状态码或者第二状态码，第一选择信号是响应于校准控制信号而生成的；以及
第二选择器，其配置为响应于第三状态码而选择和输出第三状态码或者第一选择器的输出信号。
20.一种半导体器件包括：
第一状态码生成单元，其配置为响应于校准控制信号而从外部电阻器生成第一状态码；
第二状态码生成单元，其配置为响应于校准控制信号而从内部电阻器生成第二状态码；
第三状态码生成单元，其配置为从熔丝阵列生成第三状态码；以及
代码选择单元，其配置为响应于校准控制信号和测试停止信号而将第一状态码至第三状态码之中的一个输出为选择码。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109947006A (zh) * | 2017-12-21 | 2019-06-28 | 爱思开海力士有限公司 | 电力门控控制电路 |
| CN110390966A (zh) * | 2018-04-17 | 2019-10-29 | 爱思开海力士有限公司 | 终结电路、半导体器件及其操作方法 |
| CN110808080A (zh) * | 2018-08-06 | 2020-02-18 | 爱思开海力士有限公司 | 内部电压生成电路 |
| CN112987834A (zh) * | 2019-12-18 | 2021-06-18 | 爱思开海力士有限公司 | 阻抗校准电路以及包括其的半导体设备 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102378520B1 (ko) * | 2015-08-26 | 2022-03-25 | 에스케이하이닉스 주식회사 | 반도체 장치 및 시스템 |
| KR102635549B1 (ko) * | 2016-10-25 | 2024-02-13 | 에스케이하이닉스 주식회사 | 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치 |
| JP6916929B1 (ja) * | 2020-05-25 | 2021-08-11 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | インピーダンスキャリブレーション回路 |
| US11936377B2 (en) * | 2022-05-10 | 2024-03-19 | Micron Technology, Inc. | Impedance control for input/output circuits |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101127235A (zh) * | 2006-06-30 | 2008-02-20 | 海力士半导体有限公司 | 具有zq校准电路的半导体存储器件 |
| CN101256826A (zh) * | 2007-03-02 | 2008-09-03 | 海力士半导体有限公司 | 阻抗匹配电路和具有阻抗匹配电路的半导体存储器 |
| CN101261874A (zh) * | 2007-03-08 | 2008-09-10 | 海力士半导体有限公司 | Zq校准控制器和用于zq校准的方法 |
| US7990174B2 (en) * | 2009-06-30 | 2011-08-02 | Hynix Semiconductor Inc. | Circuit for calibrating impedance and semiconductor apparatus using the same |
| US20130113517A1 (en) * | 2011-11-08 | 2013-05-09 | Hyeong-Jun KO | Impedance control circuit and semiconductor device including the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422451B1 (ko) * | 2002-05-24 | 2004-03-11 | 삼성전자주식회사 | 온-다이 터미네이션 제어방법 및 그에 따른 제어회로 |
| KR100610007B1 (ko) * | 2004-06-14 | 2006-08-08 | 삼성전자주식회사 | 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법 |
| US7330080B1 (en) * | 2004-11-04 | 2008-02-12 | Transmeta Corporation | Ring based impedance control of an output driver |
| US7332904B1 (en) * | 2005-01-28 | 2008-02-19 | National Semiconductor Corporation | On-chip resistor calibration apparatus and method |
| US7692446B2 (en) * | 2006-08-24 | 2010-04-06 | Hynix Semiconductor, Inc. | On-die termination device |
| KR100772533B1 (ko) * | 2006-09-27 | 2007-11-01 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 및 그의 구동 방법 |
| KR100863535B1 (ko) * | 2007-11-02 | 2008-10-15 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치 |
| KR100904482B1 (ko) * | 2007-12-11 | 2009-06-24 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치의 캘리브래이션 회로 |
| JP2009246725A (ja) * | 2008-03-31 | 2009-10-22 | Renesas Technology Corp | インピーダンスの調整が可能な出力バッファを備えた半導体装置 |
| KR20110013704A (ko) * | 2009-08-03 | 2011-02-10 | 삼성전자주식회사 | Ｚｑ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법 |
| KR101094984B1 (ko) * | 2010-03-31 | 2011-12-20 | 주식회사 하이닉스반도체 | 반도체 집적회로의 임피던스 조정 장치 |
| KR101138834B1 (ko) * | 2010-05-25 | 2012-05-10 | 에스케이하이닉스 주식회사 | 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치, 터미네이션 임피던스 값 설정방법 |
| KR20110131368A (ko) | 2010-05-31 | 2011-12-07 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR101204672B1 (ko) * | 2010-12-10 | 2012-11-26 | 에스케이하이닉스 주식회사 | 임피던스조절회로 및 임피던스조절방법 |
| KR20130093231A (ko) | 2012-02-14 | 2013-08-22 | 에스케이하이닉스 주식회사 | 저항 측정 회로, 저항 측정 방법 그리고 임피던스 조절회로 |
| KR102008019B1 (ko) * | 2012-06-29 | 2019-08-06 | 에스케이하이닉스 주식회사 | 임피던스 교정회로 |
-
2015
- 2015-08-20 KR KR1020150117457A patent/KR102363346B1/ko active IP Right Grant
- 2015-10-29 US US14/926,941 patent/US9559691B1/en active Active
-
2016
- 2016-04-20 CN CN201610248186.1A patent/CN106469572B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101127235A (zh) * | 2006-06-30 | 2008-02-20 | 海力士半导体有限公司 | 具有zq校准电路的半导体存储器件 |
| CN101256826A (zh) * | 2007-03-02 | 2008-09-03 | 海力士半导体有限公司 | 阻抗匹配电路和具有阻抗匹配电路的半导体存储器 |
| CN101261874A (zh) * | 2007-03-08 | 2008-09-10 | 海力士半导体有限公司 | Zq校准控制器和用于zq校准的方法 |
| US7990174B2 (en) * | 2009-06-30 | 2011-08-02 | Hynix Semiconductor Inc. | Circuit for calibrating impedance and semiconductor apparatus using the same |
| US20130113517A1 (en) * | 2011-11-08 | 2013-05-09 | Hyeong-Jun KO | Impedance control circuit and semiconductor device including the same |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109947006A (zh) * | 2017-12-21 | 2019-06-28 | 爱思开海力士有限公司 | 电力门控控制电路 |
| CN109947006B (zh) * | 2017-12-21 | 2022-04-05 | 爱思开海力士有限公司 | 电力门控控制电路 |
| CN110390966A (zh) * | 2018-04-17 | 2019-10-29 | 爱思开海力士有限公司 | 终结电路、半导体器件及其操作方法 |
| CN110390966B (zh) * | 2018-04-17 | 2023-02-28 | 爱思开海力士有限公司 | 终结电路、半导体器件及其操作方法 |
| CN110808080A (zh) * | 2018-08-06 | 2020-02-18 | 爱思开海力士有限公司 | 内部电压生成电路 |
| CN110808080B (zh) * | 2018-08-06 | 2023-03-28 | 爱思开海力士有限公司 | 内部电压生成电路 |
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