KR20210044872A - 통합형 저전력 양방향 포트 - Google Patents

통합형 저전력 양방향 포트 Download PDF

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KR20210044872A
KR20210044872A KR1020217008488A KR20217008488A KR20210044872A KR 20210044872 A KR20210044872 A KR 20210044872A KR 1020217008488 A KR1020217008488 A KR 1020217008488A KR 20217008488 A KR20217008488 A KR 20217008488A KR 20210044872 A KR20210044872 A KR 20210044872A
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circuit
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사오준 마
파라그 우파디야야
메렉 디뎀 제트 터커
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자일링크스 인코포레이티드
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Abstract

방법과 장치는 거친 출력 저항 임피던스 정합을 위해 선택적으로 인에이블된(enabled) 다중 슬라이스들로 형성된 전압 모드 송신 드라이버 아키텍처를 갖는 양방향 차동 인터페이스에 관한 것이다. 예시들에서, 송신 드라이버(325)는 송신 동작을 위한 출력 저항과 임피던스 정합되도록 하기 위한 미세 튜닝을 위한 프로그래밍가능 저항(340)을 포함할 수 있다. 수신 동작 동안, 보호 전압이, 예를 들어, 외부 신호 소스들에 의해 인가되는 전압 응력(voltage stress)을 최소화하기 위해 구동 트랜지스터들의 게이트들에 사전 예방적으로 인가될 수 있다. 일부 구현들은, 수신 모드 동작 동안 외부 구동 신호 전류를 백 피드(back-feed)하는 것을 방지하기 위해 구동 트랜지스터들의 소스들을 자동으로 플로우팅(float)시킬 수 있다. 송신 드라이버(325)는 호환성을 증대시키기 위해, 예를 들어, 상한 및/또는 하한 상에서 프로그래밍가능 전압 스윙을 가질 수 있다. 프로그래밍가능 공통 모드 전압 노드(410)는, 예를 들어, 수신 모드 동작을 위한 공통 모드 저항기들을 통해 선택적으로 적용될 수 있다. 다양한 실시예들은 고속 양방향 I/O를 위한 핀(pin) 수를 감소시킬 수 있다.

Description

통합형 저전력 양방향 포트
다양한 실시예들은 일반적으로 저전압 코어 디바이스들에 대한 인터페이스 회로들에 관한 것이다.
현대의 네트워크는 데이터를 교환하도록 동작가능한 컴퓨팅 디바이스들을 상호연결시키는 역할을 한다. 데이터는, 예를 들어, 컴퓨터 또는 서버에서, 공통 회로 보드 상에서 회로에서 회로로 교환되거나 또는 공통 백플레인을 따라 회로 보드에서 회로 보드로 교환될 수 있다. 일부 구현들에서, 데이터는, 예를 들어, 여행사의 컴퓨터에서 클라우드 네트워크 상의 항공사 서버로 장거리에 걸쳐 교환될 수 있다. 현대의 네트워크는 물리적 와이어, 무선 주파수(RF) 채널, 또는 광섬유를 비롯한 여러 매체들을 이용할 수 있다. 컴퓨팅 디바이스들 간에 교환되는 데이터는 다중 비트를 포함하는 데이터 패킷을 포함할 수 있다.
차동 쌍(differential pair)을 사용하여 고속 디지털 데이터가 교환되는 경우, 송신기와 수신기 사이의 링크는 송신 라인을 형성할 수 있다. 고속 송신 라인들은 각자의 특성 임피던스로 특징화될 수 있다. 송신 라인의 길이를 이동하는 신호가 실질적으로 연속적인 특성 임피던스를 경험할 때 송신 라인 내의 반사가 최소화될 수 있다. 종단 저항기(termination resistor)가 임피던스 연속성을 제공하기 위해 다양한 송신 라인들의 끝에서 이용될 수 있다. 반사를 최소화하면, 송신 라인 상에서 이동하는 데이터의 신호 무결성을 증가시킬 수 있으며, 이는 유리하게 비트 오류율을 감소시킬 수 있으며, 송신 거리 및/또는 송신 속도의 증가를 가능하게 할 수 있다.
방법과 장치는 거친(coarse) 출력 저항 임피던스 정합을 위해 선택적으로 인에이블된(enabled) 다중 슬라이스들로 형성된 전압 모드 송신 드라이버 아키텍처를 갖는 양방향 차동 인터페이스에 관한 것이다. 예증적인 예시에서, 송신 드라이버는 송신 동작을 위한 출력 저항과 임피던스 정합되도록 하기 위한 미세 튜닝(fine-tuning)을 위한 프로그래밍가능 저항을 포함할 수 있다. 수신 동작 동안, 보호 전압이, 예를 들어, 외부 신호 소스들에 의해 인가되는 전압 응력(voltage stress)을 최소화하기 위해 구동 트랜지스터들의 게이트들에 사전 예방적으로 인가될 수 있다. 일부 구현들은, 예를 들어, 수신 모드 동작 동안 외부 구동 신호 전류를 백 피드(back-feed)하는 것을 방지하기 위해 구동 트랜지스터들의 소스들을 자동으로 플로우팅(float)시킬 수 있다. 송신 드라이버는 호환성을 증대시키기 위해, 예를 들어, 상한 및/또는 하한 상에서 프로그래밍가능 전압 스윙을 가질 수 있다. 프로그래밍가능 공통 모드 전압 노드는, 예를 들어, 수신 모드 동작을 위한 공통 모드 저항기들을 통해 선택적으로 적용될 수 있다. 다양한 실시예들은 고속 양방향 I/O를 위한 핀(pin) 수를 감소시킬 수 있다.
다양한 실시예들은 하나 이상의 장점을 달성할 수 있다. 예를 들어, 일부 실시예들은 위상 고정 루프(phase locked loop; PLL)에 대한 데이터 또는 클록 신호를 수신 및/또는 송신할 수 있다. TX(송신) 모드에서, 클록 신호는 낮은 코어 전압(예컨대, 0.8V~0.9V의 공급 전압)에서 실행되는, 얇은 산화물 프로세스로 구축된 전압 모드 송신기 회로에 의해 구동될 수 있으며, 이는 빠른 에지 레이트(edge rate)를 제공할 수 있다. 포트는 공유 입력/출력(I/O) 경로 및 핀 쌍을 사용하는 양방향 송신/수신 버퍼를 포함할 수 있다. 공유 I/O 구현들은 유리하게는 반도체 패키지 상의 핀 또는 "범프"의 개수를 감소시킬 수 있으며, 이는 제품 크기 및/또는 생산 비용을 낮추고, 예를 들어, 전용 핀들의 개수를 (예를 들어, 별개의 차동 송신 및 수신 포트들의 경우) 네 개로부터, 트랜시버 동작용으로 구성된 두 개의 양방향 핀들로 감소시킴으로써 회로 밀도를 향상시킬 수 있다.
다양한 전압 모드 송신기(TX) 구현들은, 예를 들어, 상대적으로 큰 출력 스윙을 여전히 지원하면서 전류 모드 로직(current mode logic; CML)에 비해 적어도 50~60% 이상의 전력 감소를 추가로 달성할 수 있다. 다양한 송신 드라이버 실시예들은 프로그래밍가능 I/O 전압 스윙 및/또는 프로그래밍가능 출력 임피던스를 이용할 수 있다. 다양한 구현들에서, 송신 모드에서 구성될 때, 임피던스 제어 루프는, 예를 들어, 출력 임피던스를 최적화하기 위해 출력 저항을 미세 튜닝할 수 있으며, 이는 향상된 반사 손실 성능을 초래시킬 수 있다. 일부 실시예들은 임피던스 제어 루프에 의해 정확하게 제어될 수 있는, 제어된 출력 전압 스윙을 더 제공할 수 있다.
일부 수신(RX) 모드 구현들은 공통 모드 반사 손실(예컨대, S22 파라미터)을 예를 들어, 약 20dB만큼 실질적으로 향상시킬 수 있다. 다양한 수신 버퍼들이 광범위한 입력 전압 스윙들을 위한 유연성을 가능하게 할 수 있으며, 이는 예를 들어, 더 높은 전압 디바이스들(예컨대, 메모리 회로)과의 확장된 호환성을 위한 레거시 표준을 지원할 수 있다. RX 모드에서 향상된 공통 모드 성능은, 예를 들어, 프로그래밍가능 공통 모드 종단 저항과 결합될 수 있는 프로그래밍가능 I/O 공통 모드 전압에 의해 달성될 수 있으며, 이는 향상된 대역폭 성능을 산출시킬 수 있다.
RX 모드에서, 일부 실시예들의 다양한 특징들은 TX 회로가 TX 스테이지에 인가된 응력을 견딜 수 있도록 전압 응력 보호 특징들을 통합할 수 있다. 이러한 보호 특징들은 TX 스테이지가 고속 성능, 저전압(예컨대, 0.9V, 얇은 산화물) 프로세스 구축물로 구축되도록 하면서 레거시 시스템(예컨대, 더 높은 정격 전압)과의 안전한 동작을 촉진시킬 수 있다. 일부 실시예들은, RX 모드에서, 예를 들어, 더 높은 전압 레거시 디바이스로부터 착신 RX 신호가 TX 출력 스테이지들에서의 임의의 게이트-소스 또는 게이트-드레인 전압 접합부들에 대한 안전한 동작 전압 정격을 초과하지 않도록, 각 TX 출력 트랜지스터들의 게이트 전압이 미리결정된 레벨로 사전 예방적으로 위치되는 것을 보장할 수 있다. 또한, 일부 구현들은 TX 출력 회로를 통해 RX 신호에 대한 전류 경로를 선택적으로 차단함으로써 보호된 TX 출력 트랜지스터를 통한 전도를 실질적으로 방지할 수 있다.
다양한 구현들은 제조된 디바이스들(예컨대, 얇은 산화물 트랜지스터)의 수명 저하를 실질적으로 제거하거나 또는 방지할 수 있다. 양방향 I/O로서 구성된 송신 드라이버 회로와 수신 버퍼 회로 둘 다의 포함은 허용가능한 최소 코어 전압으로 동작할 수 있다. 코어 전압에서의 동작은, 일부 실시예들에서, 1볼트 아래의 얇은 산화물 코어로 확장될 수 있는 한편, 신뢰성 있는 동작을 유지하면서 과전압 응력으로부터 얇은 산화물 디바이스를 보호할 수 있다.
하나의 예시적인 양태에서, 양방향 인터페이스 장치는 차동 회로에 전기적으로 연결되도록 구성된 한 쌍의 단자들(305, 310), 및 한 쌍의 전기 노드들을 포함하고, 각각의 전기 노드들은 한 쌍의 단자들 중 대응하는 단자에 전기적으로 결합된다. 장치는 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 결합된 송신 드라이버 회로(325)를 더 포함하고, 송신 드라이버 회로는 두 개 이상의 슬라이스를 포함한다. 두 개 이상의 슬라이스 각각은 다음을 포함한다: (a) 출력 드라이버 회로(Q4~Q7), 및 인에이블 신호에 응답하여 동일한 슬라이스 내의 출력 드라이버 회로를 선택적으로 인에이블시키거나 또는 디스에이블(disable)시키도록 결합된 프로그래밍가능 사전 드라이버 회로(U4~U7). 일부 실시예들에서, 출력 드라이버가 프로그래밍가능 사전 드라이버 회로에 의해 선택적으로 인에이블될 때, 출력 드라이버 회로는 데이터 신호(DIN)에 응답하여 한 쌍의 전기 노드들 상으로 차동 출력 신호를 구동하도록 동작가능할 수 있다. 장치는 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 결합된 수신 버퍼 회로(330)를 더 포함한다. 일부 실시예들에서, 수신 버퍼 회로(330)는 수신 모드에서, 한 쌍의 전기 노드들을 통해 착신 차동 신호들을 수신하도록 동작가능할 수 있다. 장치는 또한, 송신 드라이버 회로에 결합되고, 일부 실시예들에서, 송신 모드에서 동작할 때, 두 개 이상의 슬라이스 내의 각 슬라이스에 대한 인에이블 신호를 선택적으로 생성하도록 구성된 제어 회로를 포함한다. 제어 회로는 송신 드라이버 회로(325) 출력 저항의 함수로서 선택적으로 인에이블시킬 슬라이스들의 개수를 결정하도록 구성된다.
다양한 실시예들에서, 수신 모드에서, 프로그래밍가능 사전 드라이버 회로는 송신 드라이버 회로(325) 내의 복수의 트랜지스터들 각각의 제어 단자에 미리결정된 동작 전압을 공급하도록 구성될 수 있으며, 송신 드라이버 회로(325) 내의 둘 이상의 트랜지스터들 각각은 한 쌍의 전기 노드들에 직접 연결될 수 있다. 송신 드라이버 회로(325) 내의 트랜지스터들은 얇은 게이트 유전체 구축물로 형성된 CMOS 디바이스를 포함할 수 있다. 송신 드라이버 회로(325) 내의 각각의 트랜지스터들의 제어 단자에 공급되는 미리결정된 동작 전압은 약 0.6V 내지 약 1.0V일 수 있다.
일부 예시들에서, 수신 모드에 응답하여, 한 쌍의 전기 노드들 중 적어도 하나로부터 기준 전위(GND)로의 전류를 차단하기 위해 스위치가 선택적으로 개방될 수 있다. 전류 경로는 송신 드라이버 회로(325)의 적어도 일부를 지나갈 수 있다. 장치는 제1 가변 저항 제어 신호(P3)에 응답하여 출력 드라이버 회로의 출력 저항을 조정하도록 구성된 제1 가변 저항 회로(Q1, R1)를 더 포함할 수 있다. 장치는 제1 가변 저항 회로(Q1, R1)를 통해 조절된 상위 전압(VREFP)을 공급하도록 구성된 상측(high side) 전압 조정기 회로를 더 포함할 수 있다. 각 슬라이스 내의 출력 드라이버 회로(325)는 조절된 상위 전압에 의해 설정된 상한 전압 스윙을 갖는 차동 출력 신호로서 출력 신호를 구동하도록 구성될 수 있다. 송신 드라이버 회로는 송신 드라이버 회로(325)와 회로 기준 전위(GND) 사이에 연결된 제2 가변 저항 회로(Q2, R2)를 더 포함할 수 있으며, 제2 가변 저항 제어 신호(P4)에 응답하여 출력 드라이버 회로의 출력 저항을 조정하도록 구성될 수 있다.
장치는 한 쌍의 전기 노드들 사이에 연결된 저항성 종단기 네트워크(335)를 더 포함할 수 있다. 네트워크는 수신 모드에 응답하여, 공통 모드 노드(410)로부터 한 쌍의 전기 노드들 내의 각 노드로의 전기적 연결을 구축하도록 제1 스위치(SW4)와 제2 스위치(SW5)를 폐쇄시키도록 동작가능할 수 있다. 구축된 연결들 각각은 공통 모드 임피던스 특성과 실질적으로 정합되도록 크기가 정해진 저항(R7, R8)을 거칠 수 있다. 저항성 종단기 네트워크(335)는 또한, 송신 모드에 응답하여, 제1 스위치(SW4)와 제2 스위치(SW5)를 개방하도록 동작가능할 수 있다. 공통 모드 노드(410)는 미리결정된 조절된 전압으로 구동될 수 있다.
다른 예시적인 양태에서, 양방향 인터페이스 장치를 동작시키는 방법은 한 쌍의 단자들(305, 310)을 차동 회로에 전기적으로 연결시키는 단계와, 한 쌍의 전기 노드들을 한 쌍의 단자들 중 대응하는 단자에 전기적으로 연결시키는 단계를 포함할 수 있다. 방법은 또한 한 쌍의 전기 노드들을 통해 한 쌍의 단자들 각각에 송신 드라이버 회로(325)를 결합시키는 단계를 포함한다. 송신 드라이버 회로는 두 개 이상의 슬라이스를 포함하며, 두 개 이상의 슬라이스 내의 각 슬라이스는 다음을 포함한다: (a) 출력 드라이버 회로(Q4~Q7); 및 (b) 인에이블 신호에 응답하여 동일한 슬라이스 내의 출력 드라이버 회로를 선택적으로 인에이블시키거나 또는 디스에이블(disable)시키도록 결합된 프로그래밍가능 사전 드라이버 회로(U4~U7). 일부 실시예들에서, 출력 드라이버가 프로그래밍가능 사전 드라이버 회로에 의해 선택적으로 인에이블될 수 있을 때, 출력 드라이버 회로는 데이터 신호(DIN)에 응답하여 한 쌍의 전기 노드들 상으로 차동 출력 신호를 구동하도록 동작가능하다. 방법은 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 수신 버퍼 회로(330)를 결합시키는 단계를 더 포함한다. 수신 모드에서, 방법은, 수신 버퍼 회로(330)를 사용하여, 한 쌍의 전기 노드들을 통해 착신 차동 신호들을 수신하는 단계; 일부 실시예들에서, 송신 모드에서 동작할 때, 송신 드라이버 회로에 결합된 제어 회로를 사용하여, 두 개 이상의 슬라이스 내의 각 슬라이스에 대한 인에이블 신호를 선택적으로 생성하는 단계를 포함한다. 방법은 제어 회로를 사용하여, 송신 드라이버 회로(325) 출력 저항의 함수로서 선택적으로 인에이블시킬 슬라이스들의 개수를 결정하는 단계를 더 포함한다.
다양한 예시들에서, 방법은, 수신 모드에서, 프로그래밍가능 사전 드라이버 회로를 사용하여, 송신 드라이버 회로(325) 내의 두 개 이상의 트랜지스터들 각각의 제어 단자에 미리결정된 동작 전압을 공급하는 단계를 더 포함할 수 있다. 송신 드라이버 회로(325) 내의 두 개 이상의 트랜지스터들 각각은 한 쌍의 전기 노드들에 직접 연결될 수 있다. 방법은 송신 드라이버 회로(325) 내의 두 개 이상의 트랜지스터들로서 얇은 게이트 유전체 구축물을 갖도록 형성된 CMOS 디바이스를 제공하는 단계를 더 포함할 수 있다. 미리결정된 동작 전압은 약 0.6V 내지 약 1.0V일 수 있다. 수신 모드에 응답하여, 방법은 한 쌍의 전기 노드들 중 적어도 하나의 전기 노드로부터 기준 전위(GND)로의 전류를 차단하기 위해 스위치를 선택적으로 개방시키는 단계를 포함할 수 있으며, 여기서 전류 경로는 송신 드라이버 회로(325)의 적어도 일부를 지나간다.
방법은 제1 가변 저항 회로(Q1, R1)를 사용하여, 제1 가변 저항 제어 신호(P3)에 응답하여 출력 드라이버 회로의 출력 저항을 조정하는 단계를 더 포함할 수 있다. 장치는 상측 전압 조정기 회로를 사용하여, 제1 가변 저항 회로(Q1, R1)를 통해 조절된 상위 전압(VREFP)을 공급하는 단계를 더 포함할 수 있다. 방법은 각 슬라이스 내의 출력 드라이버 회로(325)를 사용하여, 조절된 상위 전압에 의해 설정된 상한 전압 스윙을 갖는 차동 출력 신호로서 출력 신호를 구동하는 단게를 더 포함할 수 있다. 또한, 방법은 송신 드라이버 회로(325)와 회로 기준 전위(GND) 사이에 연결된 제2 가변 저항 회로(Q2, R2)를 사용하여, 제2 가변 저항 제어 신호(P4)에 응답하여 출력 드라이버 회로의 출력 저항을 조정하는 단계를 더 포함할 수 있다.
일부 구현들에서, 방법은, 한 쌍의 전기 노드들 사이에 연결되고, 수신 모드에 응답하여, 공통 모드 노드(410)로부터 한 쌍의 전기 노드들 내의 각 노드로의 전기적 연결을 구축하도록 제1 스위치(SW4)와 제2 스위치(SW5)를 폐쇄시키도록 동작가능한 저항성 종단기 네트워크(335)를 제공하는 단계를 더 포함할 수 있다. 구축된 연결들 각각은 공통 모드 임피던스 특성과 실질적으로 정합되도록 크기가 정해질 수 있는 저항(R7, R8)을 거친다. 저항성 종단기 네트워크(335)는 또한, 송신 모드에 응답하여, 제1 스위치(SW4)와 제2 스위치(SW5)를 개방하도록 동작가능할 수 있다. 공통 모드 노드(410)는 미리결정된 조절된 전압으로 구동될 수 있다.
다양한 실시예들의 세부사항은 첨부 도면들 및 이하의 상세한 설명에서 진술된다. 다른 특징들 및 장점들이 상세한 설명과 도면으로부터, 그리고 청구범위로부터 명백해질 것이다.
도 1은 개시된 회로들과 프로세스들이 구현될 수 있는 예시적인 프로그래밍가능 집적 회로(IC)를 도시한다.
도 2는 고속 디지털 컴퓨팅 시스템에서 구현되는 예시적인 통합형 저전력 양방향 포트를 도시한다.
도 3은 예시적인 통합형 양방향 포트의 블록도를 도시한다.
도 4는 예시적인 저항성 종단기 네트워크를 도시한다.
도 5는 예시적인 RX 버퍼 회로를 도시한다.
도 6a는 예시적인 TX 드라이버 회로를 도시한다.
도 6b는 프로그래밍가능 하한 전압 스윙을 갖는 예시적인 TX 드라이버 회로를 도시한다.
도 7은 예시적인 임피던스 제어 루프를 도시한다.
도 8은 TX 출력 드라이버에 대한 프로그래밍가능 저항의 거친 제어와 미세 제어를 위한 예시적인 프로세스를 도시한다.
도 9는 양방향 포트 제어 방법의 예시적인 흐름도를 도시한다.
다양한 도면들에서 동일 참조 기호들은 동일 엘리먼트들을 가리킨다.
이해를 돕기 위해, 본 명세서는 다음과 같이 조직된다. 먼저, 예시적인 프로그래밍가능 집적 회로(IC)가 도 1을 참조하여 간략하게 소개된다. 두번 째로, 도 2를 참조하면서, 예시적인 응용의 예시로 논의가 이어진다. 다음으로, 도 3을 참조하여, 통합형 I/O 회로의 주요 기능 블록들을 포함하는 예시적인 실시예가 제시된다. 다음으로, 도 4 내지 도 7을 참조하여, 각각의 주요 기능 블록들이 더 상세히 설명된다. 마지막으로, 도 8과 도 9는 양방향 포트의 실시예들에 대한 예시적인 제어 프로세스를 제시한다.
도 1은 개시된 회로들과 프로세스들이 구현될 수 있는 예시적인 프로그래밍가능 집적 회로(IC)를 도시한다. 프로그래밍가능 IC(100)는 FPGA 로직을 포함한다. 프로그래밍가능 IC(100)는 다양한 프로그래밍가능 자원들로 구현될 수 있으며, 이를 SOC(System on Chip)이라고 칭할 수 있다. FPGA 로직의 다양한 예시들은 어레이로 있는 여러가지 다양한 유형들의 프로그래밍가능 로직 블록들을 포함할 수 있다.
예를 들어, 도 1은 멀티 기가비트 트랜스시버(multi-gigabit transceiver; MGT)(101), 구성가능 로직 블록(configurable logic block; CLB)(102), 랜덤 액세스 메모리 블록(random access memory block; BRAM)(103), 입력/출력 블록(input/output block; IOB)(104), 구성 및 클록 로직(구성/클록들)(105), 디지털 신호 프로세싱 블록(digital signal processing block; DSP)(106), 특수화된 입력/출력 블록(input/output block; I/O)(107)(예컨대, 클록 포트), 및 기타 프로그래밍가능 로직(108)(예컨대, 디지털 클록 매니저, 아날로그-디지털 컨버터, 시스템 모니터링 로직)을 포함한 방대한 수의 상이한 프로그래밍가능 타일들을 포함한 프로그래밍가능 IC(100)를 나타낸다. 프로그래밍가능 IC(100)는 전용 프로세서 블록(PROC)(110)을 포함한다. 프로그래밍가능 IC(100)는 내부 및 외부 재구성 포트들(미도시됨)을 포함할 수 있다.
다양한 예시들에서, 직렬화기/역직렬화기가 MGT(101)를 사용하여 구현될 수 있다. MGT(101)는 다양한 데이터 직렬화기 및 역직렬화기를 포함할 수 있다. 데이터 직렬화기는 다양한 멀티플렉서 구현들을 포함할 수 있다. 데이터 역직렬화기는 다양한 디멀티플렉서 구현들을 포함할 수 있다.
FPGA 로직의 일부 예시들에서, 각각의 프로그래밍가능 타일은 각각의 인접한 타일 내의 대응하는 상호연결 엘리먼트로/로부터의 표준화된 상호 연결부들(124)을 갖는 프로그래밍가능 상호연결 엘리먼트(INT)(111)를 포함한다. 그러므로, 함께 취해진 프로그래밍가능 상호연결 엘리먼트들은 예시된 FPGA 로직에 대한 프로그래밍가능 상호연결 구조를 구현한다. 도 1에 포함된 예시들에 의해 도시된 바와 같이, 프로그래밍가능 상호연결 엘리먼트(INT)(111)는 동일 타일 내의 프로그래밍가능 로직 엘리먼트로/로부터의 상호연결부들(120)을 포함한다. 도 1에 포함된 예시들에 의해 도시된 바와 같이, 프로그래밍가능 상호연결 엘리먼트(INT)(111)는 동일 타일 내의 프로그래밍가능 상호연결 엘리먼트(INT)(111)로/로부터의 상호연결부들(122)을 포함한다.
예를 들어, CLB(102)는 사용자 로직을 구현하도록 프로그래밍될 수 있는 구성가능 로직 엘리먼트(configurable logic element; CLE)(112) 및 단일 프로그래밍가능 상호연결 엘리먼트(INT)(111)를 포함할 수 있다. BRAM(103)은 BRAM 로직 엘리먼트(BRL)(113)와 하나 이상의 프로그래밍가능 상호연결 엘리먼트를 포함할 수 있다. 일부 예시들에서, 타일 내에 포함된 상호연결 엘리먼트들의 개수는 타일의 높이에 좌우될 수 있다. 도시된 구현에서, BRAM 타일은 다섯 개의 CLB와 동일한 높이를 갖지만, 다른 개수들(예컨대, 네 개)이 또한 사용될 수 있다. DSP 블록(106)(타일이라고 칭해질 수 있음)은 DSP 로직 엘리먼트(DSPL)(114)와 하나 이상의 프로그래밍가능 상호연결 엘리먼트를 포함할 수 있다. IOB(104)는, 예컨대, 입력/출력 로직 엘리먼트(IOL)(115)의 두 개의 인스턴스들과, 프로그래밍가능 상호연결 엘리먼트(INT)(111)의 하나의 인스턴스를 포함할 수 있다. 예컨대, I/O 로직 엘리먼트(115)에 연결된 실제의 I/O 접합 패드들이 도시된 다양한 로직 블록들 위에서 계층화된 금속을 사용하여 제조될 수 있으며, 이는 입력/출력 로직 엘리먼트(115)의 영역으로 한정되지 않을 수 있다.
도시된 구현에서, (도 1에서 음영표시된) 다이의 중심 근처의 컬럼(columnar) 영역은 구성, 클록, 및 기타 제어 로직용으로 사용된다. 이러한 컬럼으로부터 연장된 가로형 영역(109)은 프로그래밍가능 IC(100)의 폭에 걸쳐 클록 및 구성 신호들을 분배한다. "컬럼" 영역과 "가로형" 영역에 대한 언급은 도면을 초상화 배향으로 바라보는 것에 대한 것임을 유의한다.
도 1에서 예시된 아키텍처를 활용한 일부 프로그래밍가능 IC들은 프로그래밍가능 IC의 대부분을 구성하는 정규의 컬럼 구조물을 분열시키는 추가적인 로직 블록들을 포함할 수 있다. 추가적인 로직 블록들은 프로그래밍가능 블록들 및/또는 전용 로직일 수 있다. 예를 들어, 도 1에서 도시된 프로세서 블록(PROC)(110)은 CLB(102) 및 BRAM(103)의 여러 컬럼들에 뻗쳐있다.
도 1은 예시적인 프로그래밍가능 IC 아키텍처를 나타낸다. 컬럼 내의 로직 블록들의 개수, 컬럼들의 상대적 폭, 컬럼들의 개수 및 순서, 컬럼들 내에 포함된 로직 블록들의 유형, 로직 블록들의 상대적 크기, 및 상호연결/로직 구현부들은 단순히 예시로서 제공된 것이다. 예를 들어, 실제의 프로그래밍가능 IC에서는, 사용자 로직의 효율적인 구현을 촉진시키기 위해, CLB(102)가 나타나는 곳이라면 어디라도 CLB(102)의 하나보다 많은 인접 컬럼이 포함될 수 있다.
도 1에서 도시된 아키텍처를 활용한 일부 프로그래밍가능 IC는 I/O 핀 및/또는 범프를 공유할 수 있는 I/O 회로를 포함할 수 있다. 다양한 예시들에서, I/O 회로는 하나 이상의 송신 드라이버(TX 드라이버) 및 하나 이상의 수신 버퍼(RX 버퍼)를 포함할 수 있다. 여러 I/O 표준을 준수하는 데이터 수신의 유연성을 위해, I/O 회로는 구성가능 종단 네트워크(TERM 블록)를 포함할 수 있다. TX 드라이버, RX 버퍼, 및/또는 TERM 블록은 다양한 FPGA 상에서 유리하게 구성될 수 있다. FPGA는 하나 이상의 위치에서 얇은 산화물 기술을 활용할 수 있다.
도 2는 고속 디지털 컴퓨팅 시스템에서 구현되는 예시적인 통합형 저전력 양방향 포트를 도시한다. 고속 디지털 컴퓨팅 시스템(200)은 다양한 세부 묘사로 확대된다. 고속 디지털 컴퓨팅 시스템(200)은 서버(205)를 포함한다. 서버(205)는 다수의 상호연결된 회로 보드들을 포함하고, 그 중 하나는 직렬화기/역직렬화기(SERDES) 카드(210)이다. SERDES 카드(210)는 저전압 코어 디바이스(215)를 포함한다. 코어 디바이스(215)는 얇은 산화물 기술로 제조될 수 있다. 코어 디바이스(215)는 데이터 송신기 드라이버(TX 드라이버)(220)를 포함한다. TX 드라이버(220)는 차동 입력/출력 핀들(I/O 핀들)(225)의 세트에 결합되고 이에 데이터를 송신할 수 있다. 다양한 구현들에서, 코어 디바이스(215)는 I/O 핀(225) 상에서 차동 데이터를 수신할 수 있다. I/O 핀(225)은 수신 버퍼(RX 버퍼)(230)에 결합된다. RX 버퍼(230)는 저항성 종단 네트워크(TERM)(235)에 결합되고 이에 선행된다. 저항성 종단 네트워크(235)는 다양한 고속 신호들이 실질적으로 높은 데이터 무결성으로 RX 버퍼(230)에 의해 수신될 수 있도록 신호 반사 손실을 완화하기 위해 차동 및 공통 모드 종단 저항을 제공할 수 있다. 예를 들어, 다양한 IC상의 단일 세트의 핀들 또는 범프들에 결합될 때, TX 드라이버(220), RX 버퍼(230), 및 저항성 종단 네트워크(235)는 통합형 양방향 포트를 형성할 수 있다.
도 3은 예시적인 통합형 양방향 포트의 블록도를 도시한다. 도시된 예시에서, 통합형 양방향 포트(300)는 포지티브 I/O 핀(305)과 네거티브 I/O 핀(310)을 포함한다. 핀들(305, 310)은 차동 포트(315)를 위한 인터페이스이다. 차동 포트(315)는 정전기 방전(electrostatic discharge; ESD) 보호 회로(320)에 결합된다. ESD 보호 회로(320)는 차동 포트(315) 및 모든 다운스트림 회로에 대한 ESD의 손상 효과를 실질적으로 완화시킬 수 있다. ESD 보호 회로(320)는 보호 다이오드들(예를 들어, 초고속 정류기, 신호 다이오드, 제너 다이오드, 금속 산화물 배리스터(metal oxide varistor; MOV))로 형성될 수 있다. 차동 포트(315)는 n개의 선택적으로 인에이블된 병렬 슬라이스들을 갖는 전압 모드 TX 드라이버 회로(325)에, m개의 선택적으로 인에이블된 병렬 슬라이스들을 갖는 RX 버퍼 회로(330)에, 그리고 저항성 종단기 네트워크(TERM)(335)에 결합된다. TX 드라이버 회로(325)의 각 슬라이스의 출력 임피던스는 p개의 선택적으로 인에이블된 병렬 슬라이스들을 갖는 임피던스 제어 루프 회로(340)에 의해 프로그래밍가능할 수 있다.
일부 실시예들에서, 단일 임피던스 제어 루프 회로(340)가 TX 드라이버 회로(325)의 p개의 선택적으로 인에이블된 슬라이스들에 동작가능하게 결합되고, 이들 각각의 슬라이스가 임피던스 제어 루프 회로(340)로부터의 제어 신호에 응답하여 출력 임피던스를 조정하게끔 구성될 수 있도록, p는 1과 같을 수 있고, n은 p보다 클 수 있다(예를 들어, p는 예를 들어, 적어도 약 128개까지의 슬라이스들일 수 있음).
일부 실시예들에서, 임피던스 제어 루프 회로(340)의 각각의 선택적으로 인에이블된 슬라이스가 TX 드라이버 회로(325)의 선택적으로 인에이블된 슬라이스들의 적어도 하나의 대응하는 슬라이스에 동작가능하게 결합되도록 p는 n과 동일할 수 있다. 따라서, TX 드라이버 회로(325)의 각 슬라이스는 임피던스 제어 루프 회로(340)로부터 공급되는 제어 신호에 응답하여 출력 임피던스를 독립적으로 조정하도록 구성될 수 있다.
도시된 바와 같이, 차동 포트(315)는 예시적인 외부 부하 임피던스 네트워크에 결합된다. 부하 임피던스 네트워크는 커패시터(C1) 및 커패시터(C2)와 직렬로 연결된 부하 저항기(RL)를 포함하고, 송신 모드에서 TX 드라이버 회로(325)에 의해 구동되거나 또는 수신 모드에서 RX 버퍼 회로(330)가 착신 신호를 수신하는 부하 회로의 전기적 모델 표현으로 간주될 수 있다.
일부 실시예들에 적합할 수 있는 저항성 종단기 네트워크(335)의 예시들이, 예를 들어, 도 4를 참조하여 설명된다. 일부 실시예들에 적합할 수 있는 RX 버퍼 회로(330)의 예시들이, 예를 들어, 도 5를 참조하여 설명된다. 일부 실시예들에 적합할 수 있는 TX 드라이버 회로(325)의 예시들이, 예를 들어, 도 6a와 도 6b를 참조하여 설명된다. 일부 실시예들에 적합할 수 있는 임피던스 제어 루프(340)의 예시들이, 예를 들어, 도 7을 참조하여 설명된다.
RX 버퍼 회로(330), TX 드라이버 회로(325), 및 임피던스 제어 루프(340)는 하나 이상의 병렬 슬라이스로 도시된다. 도시된 바와 같이, TX 드라이버 회로(325)는 n개의 독립적으로 인에이블된 병렬 슬라이스들을 포함할 수 있고, RX 버퍼 회로(330)는 m개의 독립적으로 인에이블된 병렬 슬라이스들을 포함할 수 있으며, 임피던스 제어 루프 회로(340)는 최대 p개의 독립적으로 인에이블된 병렬 슬라이스들을 포함할 수 있다. 이들 회로들(330, 325, 340) 내의 다양한 컴포넌트들은 다양한 회로 전기 파라미터의 정밀도 및/또는 용량을 맞춤화하고, 교정하고 및/또는 실질적으로 증가시키기 위해 하나 이상의 슬라이스 상의 컴포넌트들을 인에이블 또는 디스에이블시킴으로써 조정될 수 있다. 예를 들어, TX 드라이버 회로(325)의 출력 임피던스는 병렬 슬라이스들을 인에이블 또는 디스에이블시킴으로써 조정될 수 있으며, 이는 예를 들어, RX 버퍼 회로(330)가 동작가능하게 연결되어 있고 RX 버퍼 회로(330)가 착신 신호를 수신하는 회로의 송신 라인 임피던스와 실질적으로 정합되도록 타겟 종단 저항의 정밀도를 증가시키고/증가시키거나 타겟 종단 저항의 값을 최적화할 수 있다. 일부 실시예들은 이롭게는, TX 드라이버 회로(325)의 원하는 개수의 슬라이스들의 선택을 용이하게 하여, 예를 들어 임피던스 부정합을 최소화하고, 반사 손실을 감소시키고, 이에 따라 대역폭 및 신호 무결성을 증대시키도록 원하는 전기 성능 특성을 달성할 수 있다.
도 4 내지 도 7을 참조하여 설명한 파트들의 관계를 설명하는 데 도움이 되도록, 다음과 같은 단자들이 연결된다: I/O 핀들(305, 310)이 TX 드라이버 회로(325)의 단자들(P1, P2)에 연결되고, RX 버퍼 회로(330)의 단자들(P5, P6)에 연결되며, 저항성 종단기 네트워크(TERM)(335)의 단자들(P9, P10)에 연결된다. 또한, TX 드라이버 회로(325)의 단자들(P3, P4)이 임피던스 제어 루프 회로(340)의 단자들(P7, P8)에 결합된다.
도 4는 예시적인 저항성 종단기 네트워크를 도시한다. 저항성 종단기 네트워크(400)는 RX MODE 스위치(405)를 포함한다. RX 모드 스위치(405)는 스위치(SW4)를 포함한다. 스위치(SW4)는 제1 단자 상에서 저항기(R7)의 제2 단자에 결합된다. 저항기(R7)의 제1 단자는 네거티브 I/O 단자(P9)에 결합된다. 도 3에서 도시된 바와 같이, 저항성 종단기 네트워크(335)는 네거티브 I/O 단자(P9)에 대한 예시적인 연결을 포함한다. 예증적인 예시에서, R6과 R7의 저항은 각각 50옴일 수 있으며, 이들은 유리하게도 100옴 차동 저항을 형성하도록 결합될 수 있다.
RX 모드 스위치(405)는 스위치(SW5)를 포함한다. 스위치(SW5)는 제1 단자 상에서 저항기(R6)의 제2 단자에 결합된다. 저항기(R6)의 제1 단자는 포지티브 I/O 단자(P10)에 결합된다. 도 3에서 도시된 바와 같이, 저항성 종단기 네트워크(335)는 포지티브 I/O 단자(P10)에 대한 예시적인 연결을 포함한다.
스위치(SW4)의 제2 단자는 스위치(SW5)의 제2 단자에 결합된다. 스위치(SW4)와 스위치(SW5)의 이러한 접합은 공통 모드 노드(VCM)(410)를 형성한다. 공통 모드 노드(VCM)(410)는 상위 레그 상의 가변 저항기(R8)와, 하위 레그 상의 가변 저항기(R9)로 형성된 저항기 분배기(415)에 결합된다. 공통 모드 노드(VCM)(410)는 가변 저항기(R8)의 제2 단자에 그리고 가변 저항기(R9)의 제1 단자에 결합된다. 가변 저항기(R8)는 제1 단자 상에서 공급 전압(V)에 결합된다.
일부 예시들에서, 공급 전압(V)은 AVCC이거나, 또는 배치된 회로 응용에 적합한 공통 모드 전압과 실질적으로 동일한 미리결정된 전압일 수 있다. 도 6a를 참조하면, 공급 전압(V)은, 일부 실시예들에서, 단일 이득 버퍼 스테이지 또는 비반전 이득 스테이지를 사용하여, 비제한적인 예시로서, Vrefp의 함수로서 유도될 수 있다. 일부 예시들에서, 공급 전압(V)은 프로그래밍가능할 수 있으며, 이는 유리하게는 VCM(410)에 대한 바이어스 전압의 선택에 대한 사용자 조정가능 제어를 제공할 수 있다.
가변 저항기(R9)는 제2 단자 상에서 회로 기준점(예컨대, 접지)에 결합된다. 공통 모드 반사 손실 스위치(CMRL 스위치)(SW3)가 제2 단자 상의 공통 모드 노드(VCM)(410)과 제1 단자 상의 공급 전압(V)에 결합된다.
수신 모드에서 동작시, RX MODE 스위치(405)는 폐쇄되어, 스위치(SW4, SW5)를 폐쇄시키고, 이는 저항성 종단기 네트워크(400)의 단자들(P9, P10)에 걸쳐 두 개의 차동 종단 저항기들(R6, R7)을 연결한다. 다양한 응용들에서, 신호 반사를 실질적으로 완화시키기 위해 차동 종단 저항기들(R6, R7)이 선택될 수 있다. 저항성 종단기 네트워크(400)는 단자(P9, P10)에 걸쳐 인가되는 차동 신호의 공통 모드 노드(VCM)(410) 상의 공통 모드 전압을 선택적으로 결정할 수 있다. CMRL 스위치(SW3)가 활성화(예컨대, 폐쇄)될 때, 공통 모드 전압(VCM)은 공급 전압(V)에 의해 결정될 수 있다. CMRL 스위치(SW3)가 비활성화(예컨대, 개방)될 때, 공통 모드 전압(VCM)은 공급 전압(V)과 회로 기준점 사이의 가변 저항기들(R8, R9)로 형성된 저 저항 저항기 분배기(415)에 의해 결정될 수 있다. 가변 저항기들(R8, R9)로 형성된 저항기 분배기(415)는 RX 버퍼 회로, 예를 들어, RX 버퍼 회로(330)에 대한 공통 모드 반사 손실을 유리하게도 향상시킬 수 있다.
송신 모드에서, RX MODE 스위치(405)는 개방되어, 스위치들(SW4, SW5) 둘 다를 개방시키고, 이는 저항성 종단기 네트워크(400)의 단자들(P9, P10)에 걸쳐 두 개의 차동 종단 저항기들(R6, R7)의 경로를 연결해제시킨다. RX MODE 스위치(405)의 개방은 유리하게는 차동 포트, 예를 들어, 차동 포트(315)로부터 전체 저항성 종단기 네트워크(400)를 연결해제시킬 수 있다. 스위치들(SW4, SW5)이 개방되어 있기 때문에, 송신 모드에서 스위치(SW3)는 차동 포트로부터 연결해제된다. SW3의 상태는 송신 모드에서의 기능에 영향을 미치지 않는다. 스위치(SW3)는 송신 모드에서 개방되거나 또는 폐쇄될 수 있다. 송신 모드에서 SW3를 개방시키는 것은, 일부 구현들에서, 유리하게는 전력 공급부(V)로부터 인출되는 전류를 감소시킬 수 있다.
도 5는 예시적인 RX 버퍼 회로를 도시한다. RX 버퍼 회로(500)는 포지티브 입력 단자(P5)와 네거티브 입력 단자(P6)를 포함한다. 포지티브 및 네거티브 입력 단자들(P5, P6)은 연산 트랜스컨덕턴스 증폭기(operational transconductance amplifier; OTA)(505)의 입력에 결합된다. OTA(505)는 출력부 상에서 전류 모드 로직(current mode logic; CML) 투 CMOS 스테이지(510)의 입력에 결합된다. CML 투 CMOS 스테이지(510)는 신호를 최종 수신기 스테이지(예를 들어, 위상 고정 루프(PLL))로 송신한다.
일부 구현들에서, RX 버퍼 회로(500)는 두꺼운 산화물 트랜지스터를 활용할 수 있는 반면, TX 드라이버 회로(325)와 같은 다른 회로들은 얇은 산화물 구축물을 활용할 수 있다. 두꺼운 산화물 구축물은 유리하게는 더 높은 전압 소스들(예컨대, 1.4V)에 의해 공급되는 신호들과의 호환성을 허용하기 위해 전압 응력을 제공할 수 있다.
일부 구현들에서, RX 버퍼 회로(500)는 예를 들어, 클록 신호 또는 데이터 신호를 나타낼 수 있는 디지털 신호를 수신할 수 있다. 일부 예시들에서, 수신된 신호는 P5와 P6에 제공되는 전압 레벨들이 실질적으로 역으로 관련이 있는 차동 전압 포맷일 수 있다. 일부 실시예들에서, 수신된 신호는 예를 들어, 입력 단자들 중 하나(P5 또는 P6)만을 활성 천이를 위해 사용하여, 단일 종단화될 수 있는 반면에, 다른 (비활성) 입력 단자는 미리결정된 전압(예를 들어, 0, AVCC/2, AVCC, 외부 공급 레일 전압)에서 또는 그 근처에서 실질적으로 정적일 수 있다. 일부 구현들에서, 수신된 신호는 센서로부터의 것(예컨대, 선형 또는 비선형 출력, 알람 출력)과 같은 아날로그 포맷일 수 있으며, 수신된 신호는 예를 들어, OTA(505)에 의해 버퍼링되고 아날로그 신호 처리 회로(예컨대, 필터)에 의해 처리되며, 예를 들어, 슬라이서 회로(미도시됨)를 통해서와 같이 샘플링되고 디지털 포맷으로 변환될 수 있다.
도 6a는 예시적인 TX 드라이버 회로를 도시한다. TX 드라이버 회로(600A)는 전압 모드 로직을 위해 구성될 수 있다. 전압 모드 로직의 구현은 예를 들어, 전류 모드 로직(CML)에 비해 50% 이상의 전력 감소를 달성할 수 있다. 도 6a에서, 도시된 실시예는 도 3의 TX 드라이버 회로(325)의 n개의 병렬 슬라이스들 중 하나와 같은, 예시적인 TX 드라이버 회로의 선택적으로 인에이블된 단일 슬라이스의 대표적인 실시예이다. 이 예시에서, TX 드라이버 회로(600A)는 비 반전 입력부 상에서 아날로그 제어 신호(Vp)에 결합된 연산 증폭기(U3)를 포함한다. 아날로그 제어 신호(Vp)는 TX 드라이버 회로(600A)의 출력의 전압 스윙의 상한을 설정하도록 동작가능할 수 있다. 연산 증폭기(U3)는 출력부 상에서 n채널 트랜지스터(Q3)의 게이트에 결합된다. 트랜지스터(Q3)의 소스에서의 전압(VREFP)을 조절하기 위해 트랜지스터(Q3)는 버퍼링된 단일 팔로워 구성으로 출력 소스 상에서 연산 증폭기(U3) 상의 반전 입력부에 결합된다. 정상 동작시, VREFP는 Vp의 전압을 추적한다. 트랜지스터(Q3)는 입력 드레인 상에서 공급 전압(V)에 결합된다. 트랜지스터(Q3)는 출력 소스 상에서 저항기(R3)의 제1 단자에 결합된다. 저항기(R3)는 제2 단자 상에서 TX 모드 스위치(SW1)의 입력부에 결합된다. TX 모드 스위치(SW1)는 출력부 상에서 회로 기준 노드에 결합된다.
연산 증폭기(U3), 트랜지스터(Q3), 저항기(R3), 및 TX 모드 스위치(SW1)와 결합된 아날로그 제어 신호(Vp)는 프로그래밍가능 전압 조정기를 형성할 수 있다. 프로그래밍가능 전압 조정기는 트랜지스터(Q3)의 출력 소스 상에서 프로그래밍가능 기준 공급 전압(VREFP)을 생성하고 이를 조절할 수 있다. VREFP는 프로그래밍가능 기준 전압(Vp)과 실질적으로 일치하도록 조절될 수 있다. TX 드라이버 회로의 출력에서 상한을 구축하기 위해 Vp는 임의의 원하는 전압으로 생성될 수 있다.
TX 드라이버 회로(600A)는 제1 출력 드라이버 회로와 제2 출력 드라이버 회로를 더 포함하고, 이들 각각은 각각 제1 프로그래밍가능 사전 드라이버 회로와 제2 프로그래밍가능 사전 드라이버 회로에 의해 각각 구동된다. 제1 및 제2 출력 드라이버 회로들은 전압 스윙의 상한을 구축하는 노드(615)(VF1)와 전압 스윙의 하한을 구축하는 노드(620)(VF2) 사이에서 병렬로 연결된다.
제1 및 제2 출력 드라이버 회로들은 제1 프로그래밍가능 저항 회로를 통해 고전압측 상에서 VREFP에 연결된다. TX 동작 모드에서, 제1 및 제2 출력 드라이버 회로들은 제2 프로그래밍가능 저항 회로를 통해 저전압측 상에서 회로 기준점(예컨대, 접지 기준)에 연결된다. 제1 및 제2 프로그래밍가능 저항 회로들은 각각, 도 3의 임피던스 제어 루프 회로(340)의 n개의 슬라이스들 중 하나와 같은, 임피던스 제어 루프의 대응하는 슬라이스로부터, 임피던스 제어 루프 신호들(P3, P4)에 각각 응답하는 저항 값을 갖는 프로그래밍가능 저항기를 형성할 수 있으며, 그 예시들은 도 7을 참조하여 더 상세히 설명된다.
제1 프로그래밍가능 저항 회로는 p채널 트랜지스터(Q1) 및 Q1의 드레인과 소스 사이에 병렬로 연결된 저항기(R1)를 포함한다. 트랜지스터(Q1)는 소스 상에서 VREFP에 결합되고 드레인 상에서 노드(615)(VF1)에 결합된다. 트랜지스터(Q1)의 게이트 입력은 입력 단자(P3)에 결합된다. 제2 프로그래밍가능 저항 회로는 n채널 트랜지스터(Q2) 및 Q2의 드레인과 소스 사이에 병렬로 연결된 저항기(R2)를 포함한다. 트랜지스터(Q2)는 소스 상에서 (이 예시에서는 모드 응답 스위치(SW2)를 통해) 회로 기준 전위에 결합되고, 드레인 상에서 노드(620)(VF2)에 결합된다. 트랜지스터(Q2)의 게이트 입력은 입력 단자(P4)에 결합된다.
제1 출력 드라이버 회로는 직렬 저항기(R4)를 통해 제1 출력 단자(P1)에 구동 신호를 출력하도록 동작가능하게 결합된다. 저항기(R4)는 p채널 트랜지스터(Q4)의 드레인 출력과 n채널 트랜지스터(Q5)의 드레인 출력에 연결되는 출력 노드와 P1 사이에 결합된다. Q4의 소스는 노드(615)(VF1)에 연결되고, Q5의 소스는 노드(620)(VF2)에 연결된다.
제2 출력 드라이버 회로는 직렬 저항기(R5)를 통해 제2 출력 단자(P2)에 구동 신호를 출력하도록 동작가능하게 결합된다. 저항기(R5)는 p채널 트랜지스터(Q6)의 드레인 출력과 n채널 트랜지스터(Q7)의 드레인 출력에 연결되는 출력 노드와 P2 사이에 결합된다. Q6의 소스는 노드(615)(VF1)에 연결되고, Q7의 소스는 노드(620)(VF2)에 연결된다.
제1 및 제2 프로그래밍가능 사전 드라이버 회로들은 각각, 수신(RX) 모드에서, TX 드라이버 회로(600A)의 안전 동작 규격보다 더 높은 구동 전압을 갖는 수신 신호에 의해 부여될 수 있는 전압 응력으로부터 출력 드라이버 회로를 보호하기 위해, 각각의 출력 드라이버 회로 내의 각 트랜지스터의 제어 단자들(게이트들)에 보호 바이어스 전압을 인가할 수 있다. 송신(TX) 모드에서, 프로그래밍가능 사전 드라이버 회로들은 슬라이스 단위로 선택적으로 인에이블될 수도 있다. 인에이블된 슬라이스들은 프로그래밍가능 사전 드라이버 회로들을 통해 데이터(DIN, DINb) 신호들을 출력 신호로서의 송신을 위해 각 출력 드라이버 회로들에 전달하도록 구성된다. 선택적으로 인에이블되지 않은 슬라이스들은 데이터(DIN, DINb) 신호들이 프로그래밍가능 사전 드라이버 회로들을 통해 각 출력 드라이버 회로들에 전달되는 것을 차단하도록 구성된다. 예를 들어, 선택되지 않은 TX 슬라이스는 높은 임피던스 상태에서 대기할 수 있다.
도시된 예시에서, 제1 프로그래밍가능 사전 드라이버 회로는 NAND 게이트(U4)와 NOR 게이트(U5)를 포함한다. NAND 게이트(U4)는 Q4의 게이트와 동작가능하게 결합된다. NOR 게이트(U5)는 Q5의 게이트와 동작가능하게 결합된다. U4는 슬라이스 선택 인에이블(EN) 신호와 데이터(DIN) 신호의 NAND 함수로서 게이트 제어 신호(605)를 생성한다. U5는 슬라이스 선택 인에이블 보수(ENb) 신호와 데이터(DIN) 신호의 NOR 함수로서 게이트 제어 신호(610)를 생성한다.
제2 프로그래밍가능 사전 드라이버 회로는 NAND 게이트(U6)와 NOR 게이트(U7)를 포함한다. NAND 게이트(U6)는 Q6의 게이트와 동작가능하게 결합된다. NOR 게이트(U7)는 Q7의 게이트와 동작가능하게 결합된다. U6은 슬라이스 선택 인에이블(EN) 신호와 데이터 보수(DINb) 신호의 NAND 함수로서 게이트 제어 신호를 생성한다. U7은 슬라이스 선택 인에이블 보수(ENb) 신호와 데이터 보수(DINb) 신호의 NOR 함수로서 게이트 제어 신호를 생성한다.
트랜지스터(Q2)의 소스 출력은 TX 모드 스위치(SW2)의 입력에 결합된다. TX 모드 스위치(SW2)는 제2 프로그래밍가능 저항 회로와 전압 기준 노드 사이에 결합된다. TX 모드에서, SW1, SW2는 둘 다 폐쇄될 수 있으며, 이는 R4와 R5 상에서 TX 드라이버 회로(600A)에 의한 전압 스윙 출력에 대한 상한(VREFP) 및 하한(전압 기준 노드 또는 회로 "접지" 기준 전위) 각각에 대해 안정적인 전압 레벨을 구축할 수 있다. 일부 구현들에서, 예를 들어, 슬라이스가 DIN의 송신을 위해 선택적으로 인에이블되면 SW1, SW2는 둘 다 TX 모드 동안 폐쇄될 수 있지만, 일부 예시들은 선택적으로 인에이블되지 않은 (예를 들어, 고 임피던스 상태에 있는) 슬라이스들에 대해 TX 모드 동안 SW1, SW2를 개방 상태로 유지하도록 구성될 수 있다. 예를 들어, 선택적으로 인에이블된 슬라이스들 상에서만 SW1, SW2를 폐쇄시키는 것은 유리하게는 부유 커패시턴스(stray capacitance)를 감소시킬 수 있다.
RX 모드 동작 동안, 제어기(미도시됨)는 SW1, SW2를 개방시킬 수 있으며, 이는 TX 드라이버 트랜지스터들(Q4, Q5, Q6, Q7)의 소스들을 플로우팅시킨다. 이는 RX 모드 동작 동안 TX 드라이버 회로를 통한 전류 흐름 백피딩을 방지하고, 예를 들어, 얇은 산화물 TX 드라이버 회로들의 동작 전압(예컨대, 0.8V, 코어 전압)을 초과할 수 있는 착신 수신 신호들과 연관된 응력들로부터 보호할 수 있다.
송신 모드에서, 스위치들(SW1, SW2)이 폐쇄된 상태에서, TX 드라이버의 출력 스윙, 예를 들어, TX 드라이버 회로(600A)의 제1 출력 단자(P1)와 제2 출력 단자(P2) 사이의 전압 스윙은 아날로그 제어 전압(Vp)에 의해 제어될 수 있다. 아날로그 제어 전압(Vp)은 다양한 프로세서들에 의해 제어될 수 있다. 예를 들어, 아날로그 제어 전압(Vp)은 FPGA 패브릭 내의 프로세서 및 디지털-아날로그 변환기(digital to analog converter; DAC) 구현에 의해 제어될 수 있다. 일부 구현들에서, 아날로그 제어 전압(Vp)은 예를 들어, IC에 하드와이어된 아날로그 입력 전압에 의해 제어될 수 있다. 다양한 구현들에서, 아날로그 제어 전압(Vp)은 예를 들어, 다양한 하드웨어 기술 언어(hardware description language; HDL)로 프로그래밍가능할 수 있다. 출력 전압 스윙은 약 100mV, 200mV, 300mV, 400mV, 500mV, 600mV, 700mV, 800mV, 900mV, 또는 약 1000mV 이상까지의 피크 대 피크 출력 전압을 생성하도록 프로그래밍가능할 수 있다.
일부 예시들에서, 프로그래밍가능 기준 공급 전압(VREFP)은 TX 드라이버 회로(600A)의 출력 스윙을 형성하는 회로에 공급될 수 있다. 따라서, TX 드라이버 회로(600A)의 출력 스윙은 프로그래밍가능할 수 있다. 예를 들어, 프로그래밍가능 기준 공급 전압(VREFP)은 아날로그 제어 전압(Vp)을 조정함으로써 프로그래밍 방식으로 조정될 수 있다. 다양한 구현들에서, 프로그래밍가능 기준 공급 전압(VREFP)은 TX 드라이버 회로(600A)의 슬라이스들 중 일부를 정적으로 션트(shunt)시킴으로써 조정될 수 있고, 이는 프로그래밍가능 스윙을 달성할 수 있다. 예증적인 예시에서, TX 드라이버 회로(600A)의 출력 전압 스윙의 기초일 수 있는 Vp는 프로그래밍가능 기준 공급 전압(VREFP)과 접지 사이의 전압 분배기로부터 탭을 선택함으로써 유도될 수 있다.
도 6b는 프로그래밍가능 하한 전압 스윙을 갖는 예시적인 TX 드라이버 회로를 도시한다. 도시된 예시에서, TX 드라이버 회로(600B)의 단일 슬라이스는, 프로그래밍가능 전압 조정기(650)를 포함하도록 Q2, R2의 제2 프로그래밍가능 저항기 회로와 기준 전위 노드(예를 들어, 회로 접지점) 사이에서 수정되었다는 점에서 도 6a의 TX 드라이버 회로(600A)와는 상이하다. 도시된 실시예의 수정은 예를 들어, TX 모드 동작 동안 전압 스윙에 대한 프로그래밍가능 하한을 제공할 수 있는 사용자 프로그래밍가능 전압(VREFN)을 생성하도록 구성된다.
프로그래밍가능 전압 조정기(650)는 연산 증폭기(655)와 p채널 트랜지스터(660)를 포함한다. TX 모드 스위치(SW2)와 직렬로 연결된 저항기(665)와 결합되어, 프로그래밍가능 전압 조정기는 아날로그 제어 신호(Vn)를 추적하도록 응답할 수 있다. 프로그래밍가능 전압 조정기(650)는 트랜지스터(660)의 출력 소스 상에서 프로그래밍가능 기준 공급 전압(VREFN)을 생성하고 이를 조절할 수 있다. VREFN은 프로그래밍가능 기준 전압(Vn)과 실질적으로 정합하도록 조절될 수 있다. Vn은 TX 드라이버 회로들의 출력에서 전압 스윙의 하한을 구축하기 위한 임의의 원하는 전압이 되도록 (예를 들어, 멀티플렉서, 디지털-아날로그 변환기를 사용하여) 생성될 수 있다.
도 6a와 도 6b를 참조하여 설명된 실시예들을 참조하면, 예를 들어, 다양한 실시예들은 예를 들어, TX 드라이버 회로(325)의 안전 동작 마진을 초과할 수 있는 소스들에 의해 생성된 착신 신호들에 의해 유도되는 전압 응력에 대한 증대된 사전 예방적 보호를 제공하도록 구성될 수 있다. 다양한 구현들에서, 이러한 사전 예방적 보호는 유리하게는, 예를 들어, 양방향 포트 상에서 유도된 신호들에 의해 부여된 전압 응력들에 대한 노출로부터 디바이스들을 능동적으로 보호함으로써 얇은 산화물 디바이스들을 사용하여 더 높은 속도 성능을 가능하게 할 수 있다. 일부 구현들에서, 이것은 예를 들어, 0.8V 얇은 산화물 프로세스로 구축된 FPGA 또는 ASIC(또는 기타 유형의 집적 회로)가 1.5V 전압 스윙을 출력하는 고전압 디바이스와 양방향 포트에서 인터페이싱되게끔 직접 호환되도록 할 수 있다(예컨대, 공통 모드와 피크 차동 전압의 결합). 일부 예시들에서, AC 결합 저전압 신호를 사용한 차동 피크 대 피크 전압 스윙은 적어도 약 2.4Vpp까지일 수 있다.
수신 모드에서, 스위치(SW1)가 개방될 때, Q4의 소스는 전압(VF1)(615)까지 플로우팅될 수 있다. 스위치(SW2)가 개방될 때, Q5의 소스는 전압(VF2)(620)까지 플로우팅될 수 있다. U4 및 U5의 입력들에 대한 논리 신호들은, 게이트 제어 신호(605)의 U4 출력부 상에서 논리 하이(VS)(예컨대, Vsupply)를 생성하고 게이트 제어 신호(610)의 U5 출력부 상에서 논리 하이(VS)를 생성하기 위해 미리결정된 레벨들로 설정된다. 다양한 예시들에서, VS는 예를 들어, 약 0.9V와 같은 코어 전압(Vcore)일 수 있다.
입력 신호가 외부 소스로부터 P1에 진입하면, Q4의 드레인, Q5의 드레인, 및 저항기(R4)의 제2 단자 사이의 공통 연결로부터 형성된 공통 노드(VIN)(625) 상에서 입력 전압이 나타날 수 있다. 전압들(VS, VF1, VF2, VIN)은 트랜지스터들(Q4, Q5)에 걸쳐 다음과 같은 차동 전압들을 생성한다. 마찬가지로, 이러한 차동 전압들은 트랜지스터들(Q6, Q7)에 걸쳐 나타날 수 있다.
VGD(Q4) = VGD(Q5) = VIN ― VS
VGS(Q4) = VS ― VF1
VDS(Q4) = VIN ― VF1
VGS(Q5) = VS ― VF2
VDS(Q5) = VIN ― VF2
다양한 실시예들은 하나 이상의 장점을 달성할 수 있다. 예를 들어, 일부 실시예들은 다양한 TX 드라이버 회로들(600A)의 열화 및/또는 응력을 실질적으로 회피하거나 또는 제거하기 위해 안전 동작 규격 내에서 디바이스 전압 응력들을 유지할 수 있는 차동 전압들을 생성할 수 있는 다양한 트랜지스터 단자들 상의 전압들을 달성할 수 있다.
예증적인 예시에서, 통합형 양방향 포트(300)(도 3)와 같은 통합형 양방향 포트는 스위치들(SW1, SW2)이 개방되도록 수신 모드용으로 구성된다. 신호는 차동 포트(315)(도 3)에 의해 수신된다. 신호는 RX 버퍼 회로(330)(도 3)에 의해 수신될 수 있다. TX 드라이버 회로(325)(도 3)는 차동 포트(315)에 결합되기 때문에, 차동 포트(315) 상에 존재하는 전압을 또한 경험한다. 특히, 차동 포트(315) 상의 전압은 P1 및 P2에서 존재한다(도 3, 도 6a). P1 및 P2에서 존재하는 전압 응력들로부터의 보호가 마찬가지 방식으로 취급될 수 있다. 예를 들어, 도 6b를 참조하면, P1은 차동 포트(315) 상에 존재하는 신호로부터 1.4V의 전압을 경험할 수 있다. 이 1.4V는 공통 노드(VIN)(625)에서 존재할 수 있다. 전압(VF1)(615)과 전압(VF2)(620)은 예를 들어 0.8V까지 플로우팅될 수 있다. 코어 공급 전압이 VS=0.9V인 경우, 트랜지스터들(Q4, Q5)에 걸친 차동 전압들은 예를 들어 다음과 같다:
VGD(Q4) = VGD(Q5) = VIN ― VS = 1.4V ― 0.9V = 0.5V
VGS(Q4) = VS ― VF1 = 0.9V ― 0.8V = 0.1V
VDS(Q4) = VIN ― VF1 = 1.4V ― 0.8V = 0.6V
VGS(Q5) = VS ― VF2 = 0.9V ― 0.8V = 0.1V
VDS(Q5) = VIN ― VF2 = 1.4V ― 0.8V = 0.6V
다양한 IC 제조 프로세스들은 전압 인가 한계를 가질 수 있다. 예를 들어, 얇은 산화물 기술로 제조된 트랜지스터들은 1V 위의 전압에 의해 응력을 받고 및/또는 손상될 수 있다. 논의된 예시에서, 트랜지스터 양단에 인가되는 전압들 각각은 1V 미만이다. 일부 실시예들에서, 트랜지스터 양단에 인가되는 전압들은 송신 드라이버 회로(325) 내의 두 개 이상의 트랜지스터들 각각의 제어 단자에 공급되는 미리결정된 동작 전압일 수 있으며, 이는 비제한적인 예시로서, 약 0.7V 내지 약 0.95V, 또는 약 0.75V 내지 약 0.85V와 같이, 약 0.6V 내지 약 1.0V이다.
도 6b의 논의된 예시에서, 트랜지스터들(Q4, Q5)은 얇은 산화물 프로세스에서 손상으로부터 보호될 수 있다. 따라서, TX 드라이버 회로(325)(도 3)는 RX 모드 동안 넓은 전압 스윙들으로 인한 전압 응력들로부터 보호될 수 있다. 넓은 전압 스윙들은 예를 들어, 통합형 양방향 포트(300)(도 3)를 구동하는 외부 디바이스들로부터 비롯된 것일 수 있다.
도 7은 예시적인 임피던스 제어 루프를 도시한다. 임피던스 제어 루프 회로(700)는 VREFP와 회로 접지점 사이에 직렬 연결된 저항기들(RS1~RS12)로 구성된 저항기 래더(resistor ladder)를 포함한다. 일부 실시예들에서, 저항기 래더는 VREFP와 VREFN 사이에서 연장될 수 있으며, 그 실시예는 도 6b를 참조하여 더 설명된다. 저항기들(RS1~RS6) 사이의 복수의 노드들 중 하나는 상위 선택기(705)에 선택적으로 결합될 수 있다. 저항기들(RS6~RS12) 사이의 복수의 노드들 중 하나는 하위 선택기(710)에 선택적으로 결합될 수 있다. 선택기(705, 710)는 독립적으로 선택가능한 스위치들 또는 예를 들어, 아날로그 멀티플렉서를 포함할 수 있다.
상위 선택기(705)의 선택된 출력은 연산 증폭기(U1)의 비 반전 입력부에 결합된다. 연산 증폭기(U1)의 출력부는 p채널 트랜지스터(QR1)의 게이트에 그리고 P7, P3를 경유하여 Q1의 게이트에 결합된다. QR1에 흐르도록 구축된 전류가 Q1을 유사한 선형 저항 특성을 갖고 동작하게 하도록, QR1은 Q1의 실질적인 복제본이게끔 형성될 수 있다. 마찬가지로, 하위 선택기(710)의 선택된 출력은 연산 증폭기(U2)의 비 반전 입력부에 결합된다. 연산 증폭기(U2)의 출력부는 n채널 트랜지스터(QR2)의 게이트에 그리고 P8, P4를 경유하여 Q2의 게이트에 결합된다. QR2에 흐르도록 구축된 전류가 Q2를 유사한 선형 저항 특성을 갖고 동작하게 하도록, QR2는 Q2의 실질적인 복제본이게끔 형성될 수 있다. QR1, QR2에 흐르는 전류는 p채널(QR4), 저항기들(RR4, RCAL, RR5), 및 n채널 트랜지스터(QR7)의 직렬 연결된 배열을 통해 구축될 수 있다. QR4의 게이트는 회로 접지점에 결속된 것으로 도시되고, QR7의 게이트는 VREFP에 풀 업(pull up)된 것으로 도시된다. U1의 반전 입력부는 RR4, RCAL 사이의 노드에 결합되고, U2의 반전 입력부는 RCAL, RR5 사이의 노드에 결합된다. 다양한 실시예들에서, 회로는 상위 선택기(705)에서의 선택된 전압과 하위 선택기(710)에서의 선택된 전압 사이의 전압차에 응답하여 QR1, QR2에 흐르는 전류를 구축하도록 동작할 수 있으며, 여기서 전류는 RCAL 양단에 인가된 전압차에 의해 설정된 것이다.
임피던스 제어 루프 회로(700)는 "미세 조정" 임피던스 제어를 구현할 수 있다. 임피던스 제어 루프 회로(700)는 연산 증폭기들(U1, U2) 상의 각 반전 입력부에 하나씩, 두 개의 폐쇄 제어 루프를 활용한다. 폐쇄 제어 루프는 Q1(도 6a)을 제어하기 위해 P7에서 제어 전압을 생성하고 Q2(도 6a)를 제어하기 위해 P8에서 제어 전압을 생성한다. 폐쇄 루프는 P1 및 P2(도 3과 도 6a)에서 TX 드라이버 회로 내를 바라본 임피던스를 제어한다. 다양한 예시들에서, 입력부들(P1, P2)에서 바라본 임피던스는 각각 종단 저항들(Rp, Rn)을 나타낼 수 있다. 일부 구현들에서, 임피던스 제어 루프 회로(700)는 예를 들어, 50옴 반사 손실 규격을 충족시키기 위해 TX 드라이버 회로(600A)의 입력 임피던스를 조절할 수 있다. 일부 구현들에서, 제어 프로세서는 측정된 자가 진단 성능 특성에 기초하여 선택기들(705, 710)의 위치를 선택하도록 동작할 수 있다.
임피던스 제어 루프 회로(700)는 Q1(도 6a)을 경유하여 TX 드라이버 회로(600A)의 출력 임피던스를 조절하기 위해 임피던스 제어 루프 회로(700) 상의 출력 단자(P7)(도 3, 도 7)에 이어서 TX 드라이버 회로(325)(도 3, 도 6a) 상의 입력 단자(P3)에 제어 전압을 제공할 수 있다. 마찬가지로, 임피던스 제어 루프 회로(700)는 Q2(도 6a)를 경유하여 TX 드라이버 회로(600A)의 출력 임피던스를 조절하기 위해 임피던스 제어 루프 회로(700) 상의 출력 단자(P8)(도 3, 도 7)에 이어서 TX 드라이버 회로(325)(도 3, 도 6a) 상의 입력 단자(P4)에 제어 전압을 제공할 수 있다.
일부 구현들에서, 상위 선택기(705)는, 연산 증폭기(U1)의 비 반전 입력부가 프로그래밍가능 기준 전압(VREFP)의 약 ¾에 결합될 수 있도록, 구성될 수 있다. 마찬가지로, 하위 선택기(710)는, 연산 증폭기(U2)의 비 반전 입력부가 프로그래밍가능 기준 전압(VREFP)의 약 ¼에 결합될 수 있도록, 구성될 수 있다. RR4 및 RR5가 각각 RCAL 저항의 ½로 구성될 때, 이 구현은 유리하게는, TX 드라이버 회로(600A)(도 6a)의 출력 임피던스가 선택기들(705, 710)의 상태에 응답하여 제어될 수 있도록, QR1 및 QR2의 저항을 조정할 수 있고, 연관된 트랜지스터들(Q1, Q2)(도 6a)의 저항을 조정할 수 있다.
다양한 구현들에서, 정밀(예를 들어, 약 1%, 0.5%, 0.2%, 또는 약 0.1% 허용오차) 저항기는 TX 드라이버의 거친 출력 임피던스를 설정하기 위한 기준 역할을 할 수 있다. 일부 예시들에서, 기준 저항기는 양방향 포트를 구현하는 FPGA 또는 ASIC의 외부에 있을 수 있다. 일부 구현들은 얼마나 많은 슬라이스들을 인에이블시킬지를 결정하기 위해 외부 기준 저항기에 기초하는 룩업 테이블을 사용할 수 있다. 인에이블시킬 슬라이스들의 개수의 선택은 프로그래밍가능 저항기에 대한 거친 조정을 제공할 수 있다. 일부 구현들에서, 인에이블된 슬라이스들의 개수는 다양할 수 있다. 예를 들어, 인에이블된 슬라이스들의 개수는 예를 들어, TX 출력 저항 특성의 프로세스 관련 변동을 추적하기 위해 52개에서 68개까지 다양할 수 있다.
도 8은 TX 출력 드라이버에 대한 프로그래밍가능 저항의 거친 제어와 미세 제어를 위한 예시적인 프로세스를 도시한다. 도시된 예시에서, 프로세스 흐름(800)은 프로세서를 통한 명령어들의 프로그램 또는 상태 머신의 실행에 의해, 근사화(거친 방식)를 구축하고, 그런 후, TX 드라이버 출력 저항에 대한 미세 조정을 구축하기 위한 예시적인 자동화 자가 교정 시퀀스를 제공한다. 자동화된 프로세스 흐름(800)은 인에이블시킬 TX 드라이버 회로(325)의 슬라이스들의 개수를 결정하는 것과, 이어서, 선택기들(705, 710)과 같은 프로그래밍가능 선택 회로부에 응답하는 미세 조정을 포함한다. 마이크로프로세서 또는 마이크로제어기와 같은 프로세서 또는 상태 머신은 예를 들어, 프로세스 흐름(800)의 동작들을 실행하도록 구성될 수 있다. 동작들 중 일부는 데이터 저장소(예를 들어, 메모리 공간 위치)에 저장될 수 있는 데이터 및/또는 명령어들을 리트리빙(retrieve)함으로써 실행될 수 있다. 일부 동작들은 양방향 포트를 포함하는 IC의 내부 또는 외부에 있는 데이터 저장소에 있을 수 있는 메모리 위치(예컨대, 레지스터)에 결정된 파라미터 데이터 값들을 저장하는 것을 포함할 수 있다.
거친 저항값을 구축하기 위해, 프로세스 흐름(800)은 800에서, 양방향 포트(300)를 포함하는 IC 외부에 위치할 수 있는 기준 저항기(Rref)의 저항 측정치를 결정하는 것으로 시작한다. 다양한 실시예들에서, 기준 저항기는 정밀 저항기일 수 있다. 810에서, 프로세스는 TX 드라이버 회로(325) 내에서 인에이블시킬 슬라이스들의 개수(E)를 결정하기 위해, 미리결정된 룩업 테이블로부터 리트리빙하기 위해 Rref 값을 사용한다. 룩업 테이블은 TX 드라이버 회로(325)에 대한 거친 출력 저항 또는 근사 출력 저항을 달성하기 위해, 인에이블시킬 슬라이스들의 개수에 대한 Rref 값 범위의 매핑을 제공할 수 있다. 815에서, 프로세스는 TX 드라이버 회로(325)의 E개의 슬라이스들이 송신을 위해 활성화되도록 적절한 선택적 인에이블 신호를 생성한다. 도 6a와 도 6b에서 도시된 실시예를 참조하면, 도시된 슬라이스에 대한 인에이블 신호는 EN, ENb이다.
거친 저항값을 더 미세한 허용오차로 조정하기 위해, 프로세스 흐름(800)은 출력 드라이버 트랜지스터들(예를 들어, 도 6a의 Q1~Q4)과 직렬로 있는 엘리먼트의 저항을 제어하기 위해 제어 신호들을 인가할 수 있다. 예증적인 예시에서, 미세 튜닝 조정은 Q1, Q2(도 6a, 도 6b)의 각각의 게이트를 통해 제1 및 제2 프로그래밍가능 저항 회로들을 제어함으로써 이루어질 수 있다. 이러한 미세 튜닝 제어 신호들은 예를 들어, 도 7의 임피던스 제어 루프 회로(700)에 의해 생성될 수 있다. E개의 선택적으로 인에이블된 TX 드라이버 회로들(325)의 저항들을 조정하기 위한 자동 프로세스는, 820a에서, 상위 가변 저항기(Rupper)에 대한 제1 선택기 입력을 수신하는 것을 포함한다. 초기에, 제1 선택기 입력(예를 들어, 상위 선택기(705))은 미리결정된 디폴트값(예를 들어, RS1, RS2 사이의 노드)으로 설정될 수 있다. 이와 병행하여, E개의 선택적으로 인에이블된 TX 드라이버 회로들(325)의 저항들을 조정하기 위한 자동 프로세스는, 820b에서, 하위 가변 저항기(Rlower)에 대한 제2 선택기 입력을 수신하는 것을 더 포함한다. 초기에, 제2 선택기 입력(예를 들어, 하위 선택기(710))은 미리결정된 디폴트값(예를 들어, RS11, RS12 사이의 노드)으로 설정될 수 있다.
820a에서 제1 선택기 입력을 수신하면, 825a는 반사 성능이 규격 내에 있는지 여부를 결정한다. 규격 내에 있는 경우, 850에서, Rupper 값이 데이터 저장소에 저장된다. 규격 내에 있지 않은 경우, 830a에서, Rupper를 증가시킬 필요가 있는지에 대한 결정이 행해진다. Rupper를 증가시킬 필요가 있는 경우, 835a에서 선택기 입력을 (예컨대, 저항기 래더(RS1~RS5) 내의 더 낮은 전위 노드로) 낮추는 조치를 취하고, 그런 후 제어는 820a로 복귀한다. Rupper를 감소시킬 필요가 있는 경우, 840a에서 선택기 입력을 (예컨대, 저항기 래더(RS7~RS12) 내의 더 높은 전위 노드로) 상승시키는 조치를 취하고, 그런 후 제어는 820a로 복귀한다.
820b에서 제2 선택기 입력을 수신하면, 825b는 반사 성능이 규격 내에 있는지 여부를 결정한다. 규격 내에 있는 경우, 850에서, Rlower 값이 데이터 저장소에 저장된다. 규격 내에 있지 않은 경우, 830b에서, Rlower를 증가시킬 필요가 있는지에 대한 결정이 행해진다. Rlower를 증가시킬 필요가 있는 경우, 835b에서 선택기 입력을 (예컨대, 저항기 래더(RS1~RS5) 내의 더 낮은 전위 노드로) 낮추는 조치를 취하고, 그런 후 제어는 820b로 복귀한다. Rlower를 감소시킬 필요가 있는 경우, 840b에서 선택기 입력을 (예컨대, 저항기 래더(RS7~RS12) 내의 더 높은 전위 노드로) 상승시키는 조치를 취하고, 그런 후 제어는 820b로 복귀한다.
일부 실시예들에서, 825a, 825b에서의 성능에 관한 결정은 예를 들어, 테스트 기간에 걸친 비트 오류율에 기초하여 성능을 간접적으로 평가하는 것을 포함할 수 있다. 예를 들어, 낮추는 것 또는 증가시키는 것(예를 들어, 835a, 840a)이 반사 성능, 그리고 이에 따라 비트 오류율을 더 좋게 또는 더 나쁘게 만드는지 여부를 결정하기 위해 반복적인 조정들이 사용될 수 있다.
도 9는 양방향 포트 제어 방법의 예시적인 흐름도를 도시한다. 다양한 실시예들에 따라, 송신 모드 또는 수신 모드에서의 동작을 위해 양방향 포트(300)를 구성하기 위한 양방향 포트 제어 방법(900)이 제공된다. 방법(900)은 결정 블록(905)에서 시작한다. 결정 블록(905)에서, 방법(900)은 모드를 결정한다. 모드가 "수신"이면, 방법(900)은 프로세스 블록(910)으로 이어진다. 프로세스 블록(910)에서, 방법(900)은 스위치들(SW1, SW2)을 턴 오프시킨다. 방법은 프로세스 블록(915)으로 이어진다. 프로세스 블록(915)에서, 방법(900)은 스위치들(SW3, SW4, SW5)을 턴 온시킨다. 방법(900)은 920으로 이어진다. 920에서, 방법(900)은 EN=0을 설정하고, 이는 ENb=1을 설정한다. 방법은 925로 이어진다. 925에서, 방법(900)은 DIN=0을 설정하고, 이는 DINb=1을 설정한다. 방법은 930로 이어진다. 930에서, 프로세스(900)는 데이터를 수신한다.
905에서, 모드가 "송신"이면, 방법(900)은 935로 이어진다. 935에서, 방법(900)은 스위치들(SW1, SW2)을 턴 온시킨다. 방법은 940로 이어진다. 940에서, 방법(900)은 스위치들(SW3, SW4, SW5)을 턴 오프시킨다. 방법(900)은 945으로 이어진다. 945에서, 방법(900)은 EN=1을 설정하고, 이는 ENb=0을 설정한다. 방법(900)은 950으로 이어진다. 950에서, 방법(900)은 DIN에 데이터를 인가하고, 이는 DINb에 상보 데이터를 인가한다. 방법은 955로 이어진다. 955에서, 프로세스(900)는 데이터를 송신한다.
도면들을 참조하여 다양한 실시예들을 설명하였지만, 다른 실시예들이 가능하다. 예를 들어, 일부 실시예들은 다수의 슬라이스들로 병렬화될 수 있다. 다양한 파라미터들을 조정하기 위해 슬라이스들은 인에이블되고 디스에이블될 수 있다. TX 모드에서 동작하는 양방향 포트를 갖는 FPGA 패브릭에서, 일부 실시예들은, 예를 들어, 동작 중에 동적으로 또는 사용자에 의해 설정될 수 있는 프로그래밍가능 전압 스윙을 제공할 수 있다. 전압 스윙은, 예를 들어, 회로 자체 내의 구동 및 임피던스 특성에 따라 전압에 대한 인터페이스 규격에 대응하도록 조정될 수 있다. 일부 실시예들에서, 식별 알고리즘은 현장에서 결정된 회로 구성과의 호환성을 위해, 필요한 전기적 특성을 식별하기에 충분한 정보를 수신할 수 있다. 따라서, 현장에 배치된 동안 발생할 수 있는 다양한 잠재적 구현들과의 인터페이스를 최적화하기 위해 전위 전압 스윙 및 출력 임피던스 특성의 미리프로그래밍된 어레이가 액세스될 수 있다. 마찬가지로, 현장에서 동작시 마주칠 수 있는 전기적 특성과 정합되도록 RX 전기적 특성이 미리결정된 기준에 따라 현장에서 구성될 수 있다.
일부 실시예들에서, 정적 설정은 전압 스윙, 출력 임피던스, 및/또는 입력/공통 모드 특성에 대해 인코딩될 수 있다. 일부 실시예들에서, 정적 구성 설정은 FPGA의 프로그래밍된 패브릭에서 하드웨어 구성으로서 구현될 수 있다. 데이터 저장 매체를 활용하는 구현들의 경우, 예를 들어 메모리 레지스터 내의 구성 파일 내로 정적 설정이 로딩될 수 있고, 전원을 켤 때 리트리빙되고, 하드웨어를 구성하는 데 적용될 수 있다.
데이터 신호 및/또는 클록 신호를 수신하기 위해 다양한 실시예들이 사용될 수 있다. 외부 신호들이 예를 들어, 직렬 커패시터를 통해 양방향 포트에 AC 결합될 수 있다. 동작시, 일부 실시예들은 차동 신호들을 수신하고 및/또는 송신하도록 구성될 수 있다. 일부 차동 신호들은 종단 회로에서 공통 모드 전압의 인가에 의해 실질적으로 보상될 수 있는 공통 모드 오프셋을 나타낼 수 있다.
일부 실시예들은 단일 종단화된 신호로 동작할 수 있다. 단일 종단화된 입력들은 도 3을 참조하여 설명된 핀들(305, 310)과 같은, 포트들 중 하나를 제거할 수 있다.
실시예들의 일부 양태들은 컴퓨터 시스템으로서 구현될 수 있다. 예를 들어, 다양한 구현들은 디지털 및/또는 아날로그 회로부, 컴퓨터 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 포함할 수 있다. 장치 엘리먼트들은 프로그래밍가능 프로세서에 의한 실행을 위해 정보 캐리어, 예를 들어 머신 판독가능 저장 디바이스에 유형적으로 수록된 컴퓨터 프로그램 제품으로 구현될 수 있고; 방법은 입력 데이터에 대해 동작하고 출력을 생성함으로써 다양한 실시예들의 기능들을 수행하기 위한 명령어들의 프로그램을 실행하는 프로그래밍가능 프로세서에 의해 수행될 수 있다. 일부 실시예들은 데이터 저장 시스템, 적어도 하나의 입력 디바이스, 및/또는 적어도 하나의 출력 디바이스로부터 데이터 및 명령어를 수신하고 이들에게 데이터 및 명령어를 송신하도록 결합된 적어도 하나의 프로그래밍가능 프로세서를 포함하는 프로그래밍가능 시스템 상에서 실행가능한 하나 이상의 컴퓨터 프로그램에서 유리하게 구현될 수 있다. 컴퓨터 프로그램은 특정 동작을 수행하거나 또는 특정 결과를 가져오기 위해 컴퓨터에서 직접적으로 또는 간접적으로 사용될 수 있는 명령어들의 세트이다. 컴퓨터 프로그램은 컴파일되거나 또는 해석(interprete)된 언어를 포함한 임의의 형태의 프로그래밍 언어로 기록될 수 있고, 독립형 프로그램으로서 또는 모듈, 컴포넌트, 서브루틴 또는 컴퓨팅 환경에서의 이용에 적합한 다른 유닛으로서를 포함한 임의의 형태로 배치될 수 있다.
명령어들의 프로그램의 실행에 적절한 프로세서들은, 비제한 적인 예시로서, 범용 및 특수 목적 마이크로프로세서 둘 다를 포함하며, 이는 단일 프로세서 또는 임의의 종류의 컴퓨터의 다중 프로세서들 중 하나를 포함할 수 있다. 일반적으로, 프로세서는 판독 전용 메모리 또는 랜덤 액세스 메모리 또는 이 둘 다로부터 데이터 및 명령어를 수신할 것이다. 컴퓨터의 필수 엘리먼트는 데이터 및 명령어를 저장하기 위한 하나 이상의 메모리와 명령어를 실행하기 위한 프로세서이다. 컴퓨터 프로그램 명령어 및 데이터를 유형적으로 수록하는데 적절한 정보 디바이스는 예로서, EPROM, EEPROM, 및 플래시 메모리 디바이스와 같은 반도체 메모리 디바이스; 내부 하드디스크 또는 착탈가능 디스크와 같은 자기 디스크; 광자기 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 비롯한 모든 형태의 비휘발성 메모리를 포함한다. 프로세서와 메모리는 주문형 집적 회로(ASIC)에 의해 보완되거나 또는 이에 통합될 수 있다. 일부 실시예들에서, 프로세서와 부재는 예를 들어, FPGA와 같은, 하드웨어 프로그래밍가능 디바이스에 의해 보완되거나 또는 이에 통합될 수 있다.
일부 구현들에서, 각각의 시스템은 동일하거나 유사한 정보로 프로그래밍될 수 있고/있거나 휘발성 및/또는 비휘발성 메모리에 저장된 실질적으로 동일한 정보로 초기화될 수 있다. 예를 들어, 하나의 데이터 인터페이스는 데스크톱 컴퓨터 또는 서버와 같은, 적절한 호스트 디바이스에 연결될 때 자동 구성, 자동 다운로드 및/또는 자동 업데이트 기능들을 수행하도록 구성될 수 있다.
다양한 실시예들에서, 컴퓨터 시스템은 비일시적 메모리를 포함할 수 있다. 메모리는 프로세서 실행가능 프로그램 명령어들을 비롯한 컴퓨터 판독가능 명령어들과 데이터를 인코딩하도록 구성될 수 있는 하나 이상의 프로세서에 연결될 수 있다. 데이터와 컴퓨터 판독가능 명령어들은 하나 이상의 프로세서에 액세스될 수 있다. 프로세서 실행가능 프로그램 명령어들은, 하나 이상의 프로세서에 의해 실행될 때, 하나 이상의 프로세서가 다양한 동작들을 수행하게 할 수 있다.
다양한 실시예들에서, 컴퓨터 시스템은 사물 인터넷(IoT) 디바이스를 포함할 수 있다. IoT 디바이스에는 전자장치, 소프트웨어, 센서, 액추에이터, 및 네트워크 연결성이 내장된 개체들을 포함하고 있어서 이러한 개체들이 데이터를 수집하고 교환하게 할 수 있다. IoT 디바이스는 인터페이스를 통해 다른 디바이스로 데이터를 송신함으로써 유선 또는 무선 디바이스와 함께 사용될 수 있다. IoT 디바이스는 유용한 데이터를 수집하고, 그런 후 다른 디바이스들 간에 데이터를 자율적으로 유동시킬 수 있다.
일부 구현들에서, 한 쌍의 전기 노드들은 송신 드라이버 회로(325)로부터 한 쌍의 단자들(305, 310)로 차동 전기 신호들을 양방향으로 운송하고 한 쌍의 단자들(305, 310)로부터 수신기 버퍼 회로(330)로 차동 전기 신호들을 운송하도록 구성된다.
일부 실시예들은, 예를 들어, TX 드라이버 회로에서 얇은 게이트 유전체 구축물을 병합할 수 있다. 특정 구현들에서, 얇은 게이트 유전체는 유전체로서 산화물을 포함할 수 있다. 비제한적인 예시로서, 얇은 게이트 유전체는, 예를 들어, SiN(실리콘 질화물)과 같은, 다른 유전체 재료를 포함할 수 있다.
다수의 구현들이 설명되었다. 그럼에도 불구하고, 다양한 수정이 행해질 수 있다는 것을 이해할 것이다. 예를 들어, 개시된 기술들의 단계들이 상이한 시퀀스로 수행되거나, 또는 개시된 시스템들의 컴포넌트들이 상이한 방식으로 결합되거나, 또는 컴포넌트들이 다른 컴포넌트로 보충되는 경우, 유리한 결과들이 달성될 수 있다. 따라서, 다른 구현예들은 다음의 청구항들의 범위 내에 있다.

Claims (15)

  1. 양방향 인터페이스 장치에 있어서,
    차동 회로에 전기적으로 연결되도록 구성된 한 쌍의 단자들;
    한 쌍의 전기 노드들 - 상기 전기 노드들 각각은 상기 한 쌍의 단자들 중 대응하는 단자에 전기적으로 결합됨 -;
    상기 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 결합된 송신 드라이버 회로 - 상기 송신 드라이버 회로는 복수의 슬라이스들을 포함하고, 상기 복수의 슬라이스들 내의 각각의 슬라이스는:
    (i) 출력 드라이버 회로; 및
    (ii) 인에이블 신호에 응답하여 동일한 슬라이스 내의 상기 출력 드라이버 회로를 선택적으로 인에이블(enable)시키거나 또는 디스에이블(disable)시키도록 결합된 프로그래밍가능 사전 드라이버 회로
    를 포함함 -;
    상기 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 결합된 수신 버퍼 회로; 및
    상기 송신 드라이버 회로에 결합된 제어 회로
    를 포함하며, 상기 제어 회로는 상기 송신 드라이버 회로 출력 저항의 함수로서 선택적으로 인에이블시킬 상기 슬라이스들의 개수를 결정하도록 구성된 것 양방향 인터페이스 장치.
  2. 제1항에 있어서,
    수신 모드에서, 상기 프로그래밍가능 사전 드라이버 회로는 상기 송신 드라이버 회로 내의 복수의 트랜지스터들 각각의 제어 단자에 미리결정된 동작 전압을 공급하도록 구성되며, 상기 송신 드라이버 회로 내의 상기 복수의 트랜지스터들 각각은 상기 한 쌍의 전기 노드들에 직접 연결된 것인 양방향 인터페이스 장치.
  3. 제1항 또는 제2항에 있어서,
    수신 모드에 응답하여, 상기 한 쌍의 전기 노드들 중 적어도 하나의 전기 노드로부터 기준 전위로의 전류를 차단하도록 스위치가 선택적으로 개방(open)되며, 상기 송신 드라이버 회로의 적어도 일부를 전류 경로가 지나가는 것인 양방향 인터페이스 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    제1 가변 저항 제어 신호에 응답하여 상기 출력 드라이버 회로의 출력 저항을 조정하도록 구성된 제1 가변 저항 회로
    를 더 포함하는 양방향 인터페이스 장치.
  5. 제4항에 있어서,
    상기 제1 가변 저항 회로를 통해 조절된 상위 전압을 공급하도록 구성된 상측(high side) 전압 조정기 회로
    를 더 포함하는 양방향 인터페이스 장치.
  6. 제5항에 있어서,
    각 슬라이스 내의 상기 출력 드라이버 회로는 상기 조절된 상위 전압에 의해 구축된 상한 전압 스윙을 갖는 차동 출력 신호로서 출력 신호를 구동하도록 구성된 것인 양방향 인터페이스 장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 송신 드라이버 회로는, 상기 송신 드라이버 회로와 회로 기준 전위 사이에 연결되고 제2 가변 저항 제어 신호에 응답하여 상기 출력 드라이버 회로의 출력 저항을 조정하도록 구성된 제2 가변 저항 회로를 더 포함한 것인 양방향 인터페이스 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 한 쌍의 전기 노드들 사이에 연결되어 있고, 수신 모드에 응답하여, 공통 모드 노드로부터 상기 한 쌍의 전기 노드들 내의 각 노드들로의 전기적 연결들을 구축하도록 제1 스위치와 제2 스위치를 폐쇄(close)시키도록 동작가능한 저항성 종단기 네트워크를 더 포함하고, 상기 구축된 연결들 각각은 공통 모드 임피던스 특성과 실질적으로 정합되도록 크기가 정해진 저항을 거치고, 상기 저항성 종단기 네트워크는 또한, 송신 모드에 응답하여, 상기 제1 스위치와 상기 제2 스위치를 개방시키도록 동작가능하며, 상기 공통 모드 노드는 미리결정된 조절된 전압으로 구동되는 것인 양방향 인터페이스 장치.
  9. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 출력 드라이버가 상기 프로그래밍가능 사전 드라이버 회로에 의해 선택적으로 인에이블될 때, 상기 출력 드라이버 회로는 데이터 신호에 응답하여 상기 한 쌍의 전기 노드들 상으로 차동 출력 신호를 구동하도록 동작가능한 것인 양방향 인터페이스 장치.
  10. 양방향 인터페이스 장치를 동작시키는 방법에 있어서,
    한 쌍의 단자들을 차동 회로에 전기적으로 연결하는 단계;
    한 쌍의 전기 노드들을 상기 한 쌍의 단자들 중 대응하는 단자에 전기적으로 결합하는 단계;
    상기 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 송신 드라이버 회로를 결합하는 단계 - 상기 송신 드라이버 회로는 복수의 슬라이스들을 포함하고, 상기 복수의 슬라이스들 내의 각각의 슬라이스는:
    (i) 출력 드라이버 회로; 및
    (ii) 인에이블 신호에 응답하여 동일한 슬라이스 내의 상기 출력 드라이버 회로를 선택적으로 인에이블시키거나 또는 디스에이블시키도록 결합된 프로그래밍가능 사전 드라이버 회로
    를 포함함 -;
    상기 한 쌍의 전기 노드들을 통해 상기 한 쌍의 단자들 각각에 수신 버퍼 회로를 결합하는 단계;
    수신 모드에서, 상기 수신 버퍼 회로를 사용하여, 상기 한 쌍의 전기 노드들을 통해 착신 차동 신호들을 수신하는 단계; 및
    제어 회로를 사용하여, 송신 드라이버 회로 출력 저항의 함수로서 선택적으로 인에이블시킬 슬라이스들의 개수를 결정하는 단계
    를 포함하는 양방향 인터페이스 장치를 동작시키는 방법.
  11. 제10항에 있어서,
    상기 수신 모드에서, 상기 프로그래밍가능 사전 드라이버 회로를 사용하여, 상기 송신 드라이버 회로 내의 복수의 트랜지스터들 각각의 제어 단자에 미리결정된 동작 전압을 공급하는 단계
    를 더 포함하며, 상기 송신 드라이버 회로 내의 상기 복수의 트랜지스터들 각각은 상기 한 쌍의 전기 노드들에 직접 연결된 것인 양방향 인터페이스 장치를 동작시키는 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 수신 모드에 응답하여, 상기 한 쌍의 전기 노드들 중 적어도 하나의 전기 노드로부터 기준 전위로의 전류를 차단하도록 스위치를 선택적으로 개방시키는 단계를 포함하며, 상기 송신 드라이버 회로의 적어도 일부를 전류 경로가 지나가는 것인 양방향 인터페이스 장치를 동작시키는 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    제1 가변 저항 회로를 사용하여, 제1 가변 저항 제어 신호에 응답하여 상기 출력 드라이버 회로의 출력 저항을 조정하는 단계
    를 더 포함하는 양방향 인터페이스 장치를 동작시키는 방법.
  14. 제13항에 있어서,
    상측 전압 조정기 회로를 사용하여, 상기 제1 가변 저항 회로를 통해 조절된 상위 전압을 공급하는 단계
    를 더 포함하는 양방향 인터페이스 장치를 동작시키는 방법.
  15. 제14항에 있어서,
    상기 송신 드라이버 회로와 회로 기준 전위 사이에 연결된 제2 가변 저항 회로를 사용하여, 제2 가변 저항 제어 신호에 응답하여 상기 출력 드라이버 회로의 출력 저항을 조정하는 단계
    를 더 포함하는 양방향 인터페이스 장치를 동작시키는 방법.
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