CN101258679A - 用于半导体集成电路的逻辑模块 - Google Patents

Abstract

一种能够实现数据通路和随机逻辑(块42中的命令Z)的逻辑模块(400)使用控制逻辑来选择性地将一个或更多输入端子(10、12、14、16、18、40)的一个或更多与至少一个输出端子(20)相连。所述控制逻辑包括：多个逻辑元件(26、28、30、32)，配置用于产生第一组两输入逻辑函数(f(a，b))，以及可编程反相器(36)，配置用于产生第二组两输入逻辑函数，所述第二组两输入逻辑函数是所述第一组两输入逻辑函数的补函数。可以将SRAM存储器单元(4位存储器程序组(38))可以用于配置目的，实现了能够重新编程的紧凑逻辑模块或块。

Description

用于半导体集成电路的逻辑模块

技术领域

本发明涉及用于半导体集成电路的逻辑模块，具体地涉及在诸如现场可编程门阵列(FPGA)之类的可编程硬件中使用的基于多路复用器的逻辑模块。

背景技术

现在市场上存在各种类型的可编程硬件方案。将不同的类型广泛地分类为：可编程阵列逻辑(PAL)，包含可编程“与”平面(AND plane)接着固定“或”平面(OR plane)；现场可编程门阵列(FPGA)，其主要的开关技术是SRAM和抗熔丝；以及复数可编程逻辑器件(CPLD)，其主要的开关技术是象在可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)器件中使用的那样的浮置栅极晶体管。

基于SRAM的可编程方案是电路内可编程(与电路外可重新编程的EPROM不同)，因此当与只可一次编程的抗熔丝技术相比是有利的。

基于SRAM的可配置逻辑块(CBL)包括查找表(LUT)。LUT是一种数据结构，通常是阵列或相联阵列，用于利用更简单的查找操作来代替运行时间计算。因为从存储器中检索值比经受昂贵的计算更快，速度增益是显著的。通常，基于SRAM的CLB内部的LUT是宽为1比特的存储器，其存储地址线是逻辑块输入，并且所述1比特存储器输出是LUT输出。

具有K输入的LUT与2^k×1比特存储器相对应，使用该LUT，用户通过将逻辑函数的真值表编程到存储器中，可以实现K输入逻辑函数。

实现CLB的替换方法是使用多路复用器作为逻辑函数发生器来代替LUT。多路复用器的输入以及选择信号可以来自于数据信号，所述数据信号可以依赖于需要执行的函数与互连相连。多个制造商已经将这种方法用于使用抗熔丝的可一次编程的商用解决方案中。

多路复用器逻辑的基础是香农展开定理，所述陈述了可以将任意逻辑函数展开为两项，第一项为设定为1的具体变量与所述变量的乘积，第二项为设定为0的特定变量与所述变量的补的乘积。这将通过以下示例变得更加清楚。然后可以使用多路复用器，其中在作为所述多路复用器的项之间选择变量。通过对于在表达式中包含的每一个变量重复香农定理，可以将逻辑函数减小为其正则形式，并且使用多路复用器逻辑来实现。

例如，可以将函数f定义为：f(a，b，c，d)＝ab+bc+d。

当b为0时，f_b＝0＝a·0+1·c+d＝c+d；

当b为1时，f_b＝1＝a·1+0·c+d＝a+d；

使用香农定理，f(a，b，c，d)＝bf_b＝1+bf_b＝0＝b(a+d)+b(c+d)；

对括号内使用香农定理，f(a，b，c，d)＝bf_b＝1+bf_b＝0＝b(a+ad)+b(c+cd)。

这样，逻辑函数f(a，b，c，d)＝ab+bc+d可以使用如图1所示的基于多路复用器的逻辑来实现。

为了使得能够将任意逻辑函数映射到可编程多路复用器结构上，互连体系需要相当大的灵活性。这导致与基于多路复用器的逻辑块相关联的相当可观的面积，即使所述逻辑块本身是紧凑的。为了限制互连面积，基于多路复用器的FPGA是基于抗熔丝的。这些解决方案的缺点是它们作为使用抗熔丝的结果只是可一次编程的。

这样，需要减小基于多路复用器的逻辑块所要求的互连灵活性。如果可以足够地限制所述互连灵活性，可以使用SRAM存储器单元来代替用于构造的抗熔丝，这样实现了也可以重新编程的紧凑逻辑块。

发明内容

根据本发明的一个方面，提出了一种逻辑模块，包括：多个输入端子；至少一个输出端子；以及所述输入端子和所述至少一个输出端子之间的控制逻辑，所述控制逻辑包括多个多路复用器逻辑元件，可编程为用于产生第一组至少两输入逻辑函数中的每一个，以及反相器，可编程为根据第一组函数产生第二组至少两输入逻辑函数，所述第二组函数是至少第一组至少两输入逻辑函数的补(complement)函数。

可以将SRAM存储器单元用于构造目的，实现了也可以重新编程的紧凑逻辑块。

第一和第二组至少两输入逻辑函数可以包括全部可能的两输入逻辑函数。

所述逻辑模块也可以进一步地配置为实现1比特加法。因此，它可以实现数据通路函数的位片(bitslice)。

根据本发明的另一个方面，提出了一种半导体集成电路，包括本发明的至少一个逻辑模块。

根据本发明的另一个方面，提出了一种根据控制逻辑产生至少两输入逻辑函数的方法，所述控制逻辑包括多个多路复用器逻辑元件和反相器。

本发明也可以用于提供芯片上系统中的嵌入式重构。

当与现有技术基于MUX的逻辑块相比较时，本发明提出了一种基于MUX的逻辑块，通过要求更少的连接性极大地简化了互连网络。

附图说明

现在将参考附图并且只作为示例描述本发明的实施例，其中：

图1是使用基于多路复用器的逻辑实现的逻辑函数f(a，b，c，d)＝bc+bc+d的示意图；

图2是利用所述多路复用器实现的全部可能的两输入逻辑函数的表；

图3是根据本发明实施例的逻辑模块的示意图；

图4是详述了用于配置逻辑模块的选择和配置信号的表，用于产生根据本发明的实施例的16个可能两输入逻辑函数的每一个；

图5示出了来自典型的标准单元设计库中的修改的示意性2:1多路复用器；

图6是根据本发明另一个实施例的逻辑块的示意图；以及

图7是根据本发明另一个实施例的逻辑块的示意图。

具体实施方式

现在通过描述本发明的各种实施例来进一步解释本发明。尽管本发明允许有各种形式的实施例，图中示出和描述了当前的优选实施例。提供这些实施例使得该公开是彻底和完整的，并且将向本领域普通技术人员完整的转达本发明的范围。贯穿全文，相似的参考符号表示相似的元件。

公知的是可以在可编程逻辑块内部使用多路复用器以实现各种逻辑函数。为了提供完整的灵活性，需要考虑以下所列的全部可能的两输入逻辑函数：

1.F＝0

2.F＝1

3.F＝a

4.F＝

5.F＝b

6.F＝

7.F＝a·b

8.F＝a·

9.F＝·b

10.F＝·

11.F＝a+b

12.F＝a+

13.F＝+b

14.F＝+

15. $F=a\⊕b$

16. $F=\stackrel{\‾}{a\⊕b}$

这些函数中的10个函数(函数7至16)依赖于两个输入变量。然而，这10个函数的5个与其他5个函数的补相对应。通过选择如图2所示的函数及其补，可以使得用于时下10个两输入逻辑函数(函数7至16)所需的多路复用器的大小和个数最小化。只需要实现图2表中的顶部(或底部)5个函数，因为可以使用可编程反相器实现它们的补函数。

参考图3，示出了根据本发明实施例的逻辑模块100。所述逻辑模块100包括第一至第四输入端子10、12、14、16，输出端子20，以及所述输入端子(10、12、14、16)和所述至少一个输出端子(20)之间的控制逻辑。所述控制逻辑包括：多个多路复用器逻辑元件，可编程为用于产生至少第一组两输入逻辑函数中的每一个，以及反相器(36)，可编程为根据第一组函数产生第二组两输入逻辑函数，所述第二组函数是第一组至少两输入逻辑函数的补函数。

所述控制逻辑包括单独的两输入“与”逻辑门24、第一至第四2:1多路复用器26、28、30、32、两输入“异或”门36以及4位存储锁存器38。

四位存储锁存器38与所述第三输入端子14相连，用于存储施加到所述第三输入端子14的数据信号。

第一和第四输入端子10、16分别与所述两输入“与”逻辑门24的第一和第二输入端子相连。所述“与”门24实现了施加到第一端子10的数据输入和施加到第四输入端子的全局配置的逻辑“与”。

“与”门24响应于施加到第四输入端子16上的配置信号，选择性地通过或抑制施加到第一输入端子10上的信号。当施加到第四输入端子16上的配置信号的电势处于高的“1”电平时，“与”门24输出施加到第一输入端子10上的信号；以及当施加到第四输入端子16上的信号处于低(0)电平时输出低电势(0)信号。

第一多路复用器26的第一和第二信号端子分别与所述两输入“与”逻辑门24的输出和所述两输入“与”逻辑门24的输出的补相连，第一多路复用器26的第二信号端子也与第二多路复用器28的第二信号端子相连。第一多路复用器26的选择端子与四位存储锁存器38的第一位CM0相连。当第一多路复用器26的选择端子处的电势处于高电平(1)时，第一多路复用器26选择所述两输入“与”逻辑门24的输出的补，以及当第一多路复用器26的选择端子处的电势处于低电平(0)时，选择所述两输入“与”逻辑门24的输出。

第二多路复用器28的第一信号端子与接地电势/信号相连，以及第二多路复用器28的选择端子与四位存储锁存器38的第二位CM1相连。如上所述，第一多路复用器26的第二信号端子与第二多路复用器28的第二信号端子相连。当第二多路复用器28的选择端子处的电势处于高电平(1)时，第二多路复用器28选择所述两输入“与”逻辑门24的输出的补，以及当第二多路复用器28的选择端子处的电势处于低电平(0)时选择接地电势/信号。

第三多路复用器30的第一和第二信号端子分别与第二输入端子12和第二输入端子12的补相连，并且第三多路复用器30的选择端子与所述四位存储锁存器38的第三位CM2相连。当所述第三多路复用器30的选择端子处的电势处于高电平(1)时，所述第三多路复用器30选择第二输入端子12的互补，当第三多路复用器30的选择端子处的电势处于低电平(0)时，选择第二输入端子12。

第一和第二多路复用器26和28所选择的信号的第一和第二信号端子相连分别与第四多路复用器32，以及第三多路复用器30所选择的信号与第四多路复用器32的选择端子相连。当第四多路复用器32的选择端子处的电势(第三多路复用器30的输出信号)处于高电平(1)时，第四多路复用器32选择第二多路复用器28的输出信号；以及当第四多路复用器32的选择端子处的电势(第三多路复用器30的输出信号)处于低电平(0)时，选择第一多路复用器26的输出信号。

两输入“异或”逻辑门36的一个输入端子与第四多路复用器32所选择的信号相连，以及另一个输入端子与四位存储锁存器38的第四位CM3相连。当电势(四位存储锁存器38的第四位CM3)处于高电平(1)时，通过输出第四多路复用器32选择的信号的补，所述“异或”逻辑门36作为可编程反相器。

替换地，所述可编程反相器可以是任意这种合适地配置的部件，例如具有所述功能的多路复用器，其补作为输入，并且可以将其编程为通过选择信号选择一个输入。

将两输入“异或”逻辑门36的输出直接输出至输出端子20。

逻辑模块100可以执行全部16个可能的两输入逻辑函数，其中通过施加到第三和第四输入端子14、16的选择和配置信号来选择所执行的具体逻辑函数。将第一至第四多路复用器26、28、30、32配置为产生第一组两输入逻辑函数，根据施加到第四输入端子16的配置函数以及施加到第三输入端子14的选择信号的前三位CM0、CM1、CM2的相应值(四位存储锁存器38所存储的CM0、CM1和CM2)来从中选择具体的函数。然后通过对相应的第一组函数求补来产生第二组两输入逻辑函数，根据施加到第三输入端子的第四位CM3(四位存储锁存器38存储的CM3)来选择该补程序。

如上所述，当选择信号的第四位CM3的电势处于高电平(1)时，“异或”逻辑门36作为可编程反相器，输出由第一至第四多路复用器26、28、30、32产生的函数的补。

例如，如果施加到逻辑模块的输入端子上的信号是：

第一输入端子10＝“a”；

第二输入端子12＝“b”；

第三输入端子14＝CM0＝“0”，CM1＝“1”，CM3＝“0”；以及

第四输入端子16＝“1”。

“与”门24输出施加到第一输入端子10的信号“a”，第一多路复用器26选择所述两输入“与”逻辑门24的输出(“a”)，第二多路复用器28选择所述两输入“与”逻辑门的输出(“a”)，以及第三多路复用器30选择施加到第二输入端子12(“b”)的信号。这样。信号“a”和“a”分别与第四多路复用器32的第一和第二信号端子相连，以及信号“b”与第四多路复用器32的选择端子相连。因此，第四多路复用器32产生两输入逻辑函数

作为其输出。因为施加到第三输入端子14的选择信号的第四位CM3的电势处于低电平(0)，所述两输入“异或”逻辑门32将第四多路复用器32选择的信号简单地直接通传给输出端子20。

另一方面，如果施加到第三输入端子14的选择信号的第四位CM3的电势是高电平(1)，所述“异或”逻辑门36将作为反相器，向输出端子20输出第四多路复用器32选择的信号的补。

如上所述，逻辑模块100可以实现所述16中可能的两输入逻辑函数的任意一种，通过向第三和第四输入端子14、16施加特定的选择和配置信号来选择所执行的具体逻辑函数。参考图4，示出了详述了用于配置逻辑模块100的选择和配置信号的表，用于根据本发明的实施例产生所述16种可能的两输入逻辑函数的每一个。

应该可以看出，所述“与”门24使得能够实现单独由多路复用器26-32不能实现的函数。

在图3中，无需额外的反相器就产生了所述两输入“与”逻辑门24的信号输出以及施加到所述第二输入端子12的信号(与第一、第二和第三多路复用器26、28、30的第二端子相连的信号)的补。这是因为信号的补版本也对于所述多路复用器也是可用的，如图5所示，示出了来自典型的标准单元设计库的2:1多路复用器50的修改示意图。

2:1多路复用器50包括第一和第二CMOS传输门52、54，配置为使得第一传输门52的n-MOS晶体管的栅极与第二传输门54的p-MOS晶体管的栅极相连，以及第一传输门52的pMOS晶体管的栅极与第二传输门54的nMOS晶体管的栅极相连。输入(“a”)与第二传输门54的源极连接直接相连，并且经由第一反相器56与第一传输门52的源极连接相连。选择信号(“sel”)与第一传输门52的pMOS栅极直接相连，并且经由第二反相器58与第一传输门52的nMOS栅极相连。第一和第二传输门52、54的漏极连接相连在一起，并且经由第三反相器与输出相连。

多路复用器50响应于施加到多路复用器50的选择端子上的选择信号(“sel”)输出所述输入信号(“a”)或所述输入信号的补(“a”)。这样，逻辑模块100的第一和第三多路复用器26和30的每一个均可以使用上述多路复用器50来实现，并且因此所述信号及其反可以没有面积开销地使用。

没有面积开销地产生补的信号的替换方法是从领先于所述输入的连接块多路复用器中获得。这些连接块多路复用器可以产生所述信号及其补。

参考图6，示出了根据本发明另一个实施例的逻辑模块300。与图3相同的参考数字和符号表示相似的部件。逻辑模块300的结构通常与图3的逻辑模块100相同，不同之处在于还包括第五输入端子18、第二输出端子22和第五2:1多路复用器34。

另外，如图6所示，第五多路复用器34的第一和第二信号端子分别与两输入“与”逻辑门24和第五输入端子18的输出相连，并且第五多路复用器34的选择端子与第四多路复用器32选择的信号相连。这样，当第五多路复用器34的选择端子处的电势处于高电平(1)时，第五多路复用器34选择所述第五输入端子18，以及当所述第五多路复用器34的选择端子处的电势处于低电平(0)时，选择所述两输入“与”逻辑门24的输出。第五多路复用器34选择的信号与第二输出端子22相连。

此外，两输入“异或”逻辑门36的一个输入与第四多路复用器32选择的信号相连，以及另一个输入与第五输入端子18相连。

通过设置施加到第三输入端子14的选择信号的前三位CM0、CM1、CM2(存储锁存器38所存储的CM0、CM1和CM2)的值使得CM0＝“0”，CM1＝“1”，CM2＝“0”，可以由逻辑模块300执行完整的一位加法。

将第一输出端子20设置为输出加法的“总和”，以及将第二输出端子22设置为输出加法的“进位”。

第五输入端子18的输入信号可以作为第三布尔输入，配置为提供针对完整的一位加法“进位”信号。可以将逻辑模块300配置为使得输出完整的一位加法的“进位”信号的第二输出端子22与第二逻辑模块300的第五输入端子18相连，这样向第二逻辑模块300提供了“进位”信号。因此，逻辑模块300可以实现数据通道功能的位片。

参考图7，示出了根据本发明另一个逻辑模块400。与图3和图6相同的参考数字和符号表示相似的部件。逻辑模块400的结构与图6的逻辑模块300的相同，不同之处在于还包括第六输入端子40和第六2:1多路复用器42。

另外，如图7所示，第六多路复用器42的第一和第二信号端子分别与第五输入端子18和存储锁存器38的第四位42的相连，并且所述第六多路复用器42的选择端子与所述第六输入端子40相连。这样，当第六多路复用器42的选择端子处的电势处于高电平(1)时，所述第六多路复用器42选择存储锁存器38的第四位CM3，以及当所述第六多路复用器42的选择端子处的电势处于低电平(0)时，选择所述第五输入端子18。

此外，所述两输入“异或”逻辑门36的一个输入与第四多路复用器32选择的信号相连，另一个输入与第六多路复用器42所选择的信号相连。

逻辑模块400组合上述逻辑模块100和300的功能。这样，逻辑模块400是基于多路复用器的逻辑模块或逻辑块片断，能够实现数据通路和随机逻辑。因此，所述逻辑模块400具有两个基本的功能模式：

a)数据通路模式：其中通过产生多比特结果来产生数据通路输出；以及

b)随机逻辑模式：其中产生单独比特的输出。

第六多路复用器42作为选择单元，响应于施加到第六输入端子40上的选择信号来在两个功能模式之间进行选择。在相同的时间，只有这些模式的一个模式是可能的。

当第六输入端子40处的电势处于高电平(1)时，选择随机逻辑模式，并且逻辑模块400实现了如上所述的两输入逻辑函数，其中由施加到第三输入端子14的选择信号来选择所执行的具体逻辑函数。

当第六输入端子40处的电势处于低电平(0)时，选择数据通路模式。通过设置施加到第三输入端子14选择信号的前三位CM0、CM1、CM2(存储锁存器38所存储的CM0、CM1、CM2)的值使得CM0＝“0”、CM1＝“1”、以及CM3＝“0”，然后可以如上所述执行完整的一位加法。

因为可以限制互连的灵活性，可以将SRAM存储器单元用于配置目的以及施加选择信号，这样实现了也可以重新编程的紧凑逻辑块。

本发明的逻辑模块可以发现在提供芯片上系统的嵌入式再配置的具体应用。

应该注意的是上述实施例示出的并非限制本发明，在不脱离权利要求范围的情况下，本领域的普通技术人员将能够设置许多替换的实施例。在权利要求中，不应该将括号中的任何“参考符号”解释为限制权利要求。

例如，可以将多个多路复用器逻辑元件和反相器设置为产生具有多于两个输入变量的逻辑函数。可以将所述多路复用器逻辑元件设置为产生第一组输入逻辑函数(具有多于两个输入变量)，以及将反相器配置为根据所述第一组逻辑函数产生作为第一组逻辑函数的补函数的第二组逻辑函数(具有多于两个输入变量)。

Claims (13)

1.一种逻辑模块，包括：

多个输入端子(10、12、14、16)；

至少一个输出端子(20)；以及

所述输入端子(10、12、14、16)和所述至少一个输出端子(20)之间的控制逻辑，所述控制逻辑包括：多个多路复用器逻辑元件，可编程为用于产生第一组至少两输入逻辑函数中的每一个，以及反相器(36)，可编程为根据第一组函数产生第二组至少两输入逻辑函数，所述第二组函数是第一组至少两输入逻辑函数的补函数。

2.根据权利要求1所述的逻辑模块，其中第一和第二组至少两输入逻辑函数包括全部可能的两输入逻辑函数。

3.根据权利要求1或2所述的逻辑模块，其中所述多个逻辑元件包括多个2:1多路复用器(26、28、30、32)。

4.根据权利要求2或3所述的逻辑模块，其中所述可编程反相器(36)是“异或”逻辑门。

5.根据权利要求1至3任一项所述的逻辑模块，其中所述可编程反相器(36)是多路复用器，所述多路复用器具有与函数以及所述函数的补相连的输入信号，并且配置为响应于选择信号来输出输入信号之一。

6.根据前述任一权利要求所述的逻辑模块，其中所述控制逻辑还配置为完成一位加法。

7.根据前述任一权利要求所述的逻辑模块，其中所述逻辑模块是可重复编程的。

8.根据权利要求1所述的逻辑模块，其中所述多个输入端子包括：

第一操作数(10)、第二操作数(12)、第一配置(14)和第二配置端子(16)；所述控制逻辑包括：第一至第四2:1多路复用器(26、28、30、32)；以及两输入“与”逻辑门(24)；所述反相器包括两输入“异或”逻辑门(36)；所述逻辑模块还包括存储锁存器(38)。

9.根据权利要求8所述的逻辑模块，其中：

所述存储锁存器(38)与第一配置端子(14)相连；

两输入“与”逻辑门(24)的一个输入与第一操作数端子(10)相连，以及另一输入与第二配置端子(16)相连；

第一2:1多路复用器(26)的两个信号端子分别与两输入“与”逻辑门(24)的输出以及两输入“与”逻辑门(24)的输出的补相连，以及第一2:1多路复用器(26)的选择端子与存储锁存器(38)的第一位(CMO)相连，所述第一2:1多路复用器(26)的第二信号端子也与第二2:1多路复用器(28)的第二信号端子相连；

第二2:1多路复用器(28)的第一信号端子与接地信号相连，以及第二2:1多路复用器(28)的选择端子与所述存储锁存器(38)的第二位(CM1)相连；

第三2:1多路复用器(30)的两个信号端子分别与第二操作数端子(12)和第二操作数端子(12)的补相连，以及第三2:1多路复用器(30)的选择端子与所述存储锁存器(38)的第三位(CM2)相连；

第四2:1多路复用器(32)的两个信号端子分别与第一和第二2:1多路复用器(26、28)所选择的信号相连，以及第四2:1多路复用器(32)的选择端子与第三2:1多路复用器(30)所选择的信号相连；

两输入“异或”逻辑门(36)的一个输入与第四2:1多路复用器(32)所选择的信号相连，以及另一输入与所述存储锁存器(38)的第四位(CM3)相连；以及

输出端子(20)接收所述“异或”逻辑门(36)的输出信号。

10.根据权利要求8所述的逻辑模块，还包括：

进位端子(18)；

第五2:1多路复用器(34)；以及

第二输出端子(22)，其中：

所述两输入“异或”逻辑门(36)的一个输入与第四2:1多路复用器(32)所选择的信号相连，以及另一输入与所述进位端子(18)相连；

第五2:1多路复用器(34)的两个信号端子分别与所述两输入“与”逻辑门(24)的输出以及所述进位端子(18)相连，以及第五2:1多路复用器(34)的选择端子与第四2:1多路复用器(32)所选择的信号相连；以及

第二输出端子(22)接收第五2:1多路复用器(34)所选择的信号。

11.根据权利要求10所述的逻辑模块，还包括第三配置端子(40)和第六2:1多路复用器(42)，其中：

所述第六2:1多路复用器(42)的两个信号端子分别与所述进位端子(18)和所述存储锁存器(38)的第四位(CM3)相连，以及所述第六2:1多路复用器(42)的选择端子与所述第三配置端子(40)相连；以及

两输入“异或”逻辑门(36)的一个输入与所述第四2:1多路复用器(32)所选择的信号相连，以及另一输入与所述第六2:1多路复用器(42)所选择的信号相连。

12.一种半导体集成电路，包括至少一个根据任一前述权利要求所述的逻辑模块。

13.一种根据控制逻辑产生至少两输入逻辑函数的方法，所述控制逻辑包括多个多路复用器逻辑元件和反相器，所述方法包括以下步骤：

将所述多个多路复用器逻辑元件编程为产生第一组至少两输入逻辑函数中的每一个；以及

将所述反相器编程为根据第一组函数产生第二组至少两输入逻辑函数，所述第二组函数是第一组至少两输入逻辑函数的补函数。

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