CN113114195A - 一种断电关闭电路、断电关闭芯片及开关芯片 - Google Patents

一种断电关闭电路、断电关闭芯片及开关芯片 Download PDF

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梁福焕
郑鲲鲲
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Abstract

本申请提供了一种断电关闭电路、断电关闭芯片及开关芯片，涉及电路技术领域。断电关闭电路用于连接目标金属氧化物半导体场效应晶体管MOS，目标MOS为增强型NMOS，断电关闭电路包括：第一端口、第二端口、第三端口和第四端口。第一端口用于连接目标MOS的栅极，第二端口用于连接目标MOS的源极，第三端口用于连接驱动电源，第四端口用于连接驱动信号；断电关闭电路，用于当驱动电源未起电或驱动信号为低电平时，控制目标MOS的栅极电压和目标MOS的源极电压相等；以及当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路。利用本申请的方案，在实现对目标MOS管的断电关闭时，不会影响对于增强型NMOS管栅极的驱动。

Description

一种断电关闭电路、断电关闭芯片及开关芯片
技术领域
本申请涉及电路技术领域，尤其涉及一种断电关闭电路、断电关闭芯片及开关芯片。
背景技术
N型金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FiledEffect Transistor，MOSFET)，以下简称NMOS，具体包括增强型NMOS和耗尽型NMOS。其中，增强型NMOS被广泛应用于线性应用，例如低压差线性稳压器(Low-dropout regulator，LDO)，或者作为开关。
当电路需要工作在低功耗模式时，增强型NMOS的驱动电路的电源消失，必须保证增强型NMOS处于关闭状态以防止误开；当电源启动时，增强型NMOS的驱动电路的电源也在起电状态，必须保证增强型NMOS处于关闭状态防止误开。传统的断电关闭方案如图1所示，该方案将电阻R0连接在增强型NMOS管M0的栅极和源极之间，下拉电流通过R0，进而将M0的栅极电压下拉至0，进而实现断电关闭。也可以采用图2所示的方案，利用三极管T增强下拉电流能力。
以上方案的问题在于，电阻的通路在增强型NMOS管正常工作时仍然导通，驱动电路需要驱动电阻，而驱动电流I随栅极电压VGS的变化而变化，以图1为例，则I＝VGS/R0。因此在开关驱动中，通过控制栅极充放电电流调整输出电压的压摆率时，会引入额外误差；在低压差线性稳压器中，驱动电路不同输出负载电流会导致输入失调电压的微调，恶化输出电压的精度参数，因此以上的方案会影响对于增强型NMOS管栅极的驱动。
发明内容
为了解决现有技术存在的上述技术问题，本申请提供了一种断电关闭电路、断电关闭芯片及开关芯片，不会影响对于增强型NMOS管栅极的驱动。
第一方面，本申请提供了一种断电关闭电路，该断电关闭电路用于连接目标MOS，目标MOS为增强型NMOS，断电关闭电路包括：第一端口、第二端口、第三端口和第四端口。第一端口用于连接目标MOS的栅极，第二端口用于连接目标MOS的源极，第三端口用于连接驱动电源，第四端口用于连接驱动信号。断电关闭电路当驱动电源未起电或驱动信号为低电平时，控制目标MOS的栅极电压和目标MOS的源极电压相等；以及当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路。
综上所述，该断电关闭电路当驱动电源未起电或驱动信号为低电平时，控制目标MOS的栅极电压和目标MOS的源极电压相等。此时使得目标MOS处于关闭状态，防止目标MOS误打开。断电关闭电路当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路，进而不会影响对目标MOS的驱动。
在一种可能的实现方式中，断电关闭电路还包括：第一电阻、第二电阻、第一NMOS、第二NMOS、第三NMOS和第四NMOS。第一NMOS和第二NMOS为耗尽型NMOS，第三NMOS和第四NMOS为增强型NMOS。第一NMOS的漏极连接第二NMOS的源极和第三NMOS的源极，第一NMOS的栅极连接第二NMOS的栅极和第四NMOS漏极，第一NMOS的源极连接第一电阻的第一端和第二NMOS的衬底，第一NMOS的衬底连接第一NMOS的源极。第二NMOS的漏极连接第一端口。第三NMOS的漏极连接驱动电源，第三NMOS的栅极连接驱动信号，第三NMOS的衬底连接第四NMOS的源极。第四NMOS的栅极连接驱动信号，第四NMOS的源极连接第二端口，第四NMOS的衬底连接第四NMOS的源极。第一电阻的第二端连接第二电阻的第一端和第四NMOS的漏极；第二电阻的第二端连接第二端口。
在一种可能的实现方式中，断电关闭电路还包括第五NMOS，第五NMOS为增强型NMOS。第五NMOS的漏极连接第一端口，第五NMOS的栅极连接第一电阻的第二端，第五NMOS的源极连接第二端口。
通过增加第五NMOS，能够更快的对M0的电压进行下拉。
在一种可能的实现方式中，第一NMOS的阈值电压与第五NMOS的阈值电压的比值的绝对值，大于第一电阻和第二电阻的电阻值的比值。
在一种可能的实现方式中，驱动电源的电压为第二端口的电压加上5V，即目标MOS管的源极电压加5V。
第二方面，本申请还提供了一种断电关闭芯片，该断电关闭芯片包括以上实施例中提供的断电关闭驱动电路，还包括第一管脚、第二管脚、第三管脚和第四管脚。其中，第一管脚连接第一端口；第二管脚连接第二端口；第三管脚连接第三端口；第四管脚连接第四端口。
断电关闭芯片的断电关闭电路当驱动电源未起电或驱动信号为低电平时，控制目标MOS的栅极电压和目标MOS的源极电压相等。此时使得目标MOS处于关闭状态，防止目标MOS误打开。断电关闭电路当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路，进而不会影响对目标MOS的驱动。
第三方面，本申请还提供了一种开关芯片，该开关芯片包括以上实施例中提供的断电关闭驱动电路，还包括目标MOS、第一管脚、第二管脚、第三管脚、第四管脚和第五管脚。第一管脚在开关芯片内部连接目标MOS的漏极。第二管脚在开关芯片内部连接目标MOS的源极。第一管脚和第二管脚还作为对外部电路的接口，本申请实施例对外部电路不作具体限定。第三管脚连接第三端口。第四管脚连接第四端口。第五管脚在开关芯片内部连接目标MOS的栅极。
该开关芯片的断电关闭电路当驱动电源未起电或驱动信号为低电平时，控制目标MOS的栅极电压和目标MOS的源极电压相等。此时使得目标MOS处于关闭状态，防止目标MOS误打开。断电关闭电路当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路，进而不会影响对目标MOS的驱动。
附图说明
图1为现有技术提供的一种断电关闭方案的示意图；
图2为现有技术提供的另一种断电关闭方案的示意图；
图3为本申请实施例提供的一种断电关闭电路的示意图；
图4为本申请实施例提供的另一种断电关闭电路的示意图；
图5为本申请实施例提供的又一种断电关闭电路的示意图；
图6为本申请实施例提供的一种断电关闭芯片的示意图；
图7为本申请实施例提供的一种开关芯片的示意图。
具体实施方式
为了使本技术领域的人员更清楚地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
本申请说明中的“第一”、“第二”等用词仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接连接，也可以通过中间媒介间接连接。
本申请实施例提供了一种断电关闭电路，下面结合附图具体说明。
参见图3，该图为本申请实施例提供的一种断电关闭电路的示意图。
该断电关闭电路100用于连接目标MOS，即图中的M0，M0为增强型NMOS。
增强型NMOS的栅极与衬底间不加电压时，栅极下面没有沟道存在，也就是说，对于NMOS，阈值电压大于0。
耗尽型NMOS的栅极与衬底间不加电压时，栅极下面已有沟道存在，也就是说，对于NMOS，阈值电压小于0。
断电关闭电路100包括：第一端口、第二端口、第三端口和第四端口。
其中，第一端口用于连接的M0的栅极，第二端口用于连接M0的源极，第三端口用于连接驱动电源，第四端口用于连接驱动信号。
本申请实施例中的驱动信号由驱动电路产生，驱动电路可以为专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑器件(ProgrammableLogic Device，PLD)、数字信号处理器(Digital Signal Processor，DSP)或其组合。上述PLD可以是复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)、现场可编程逻辑门阵列(Field-programmable Gate Array，FPGA)、通用阵列逻辑(Generic ArrayLogic,GAL)或其任意组合，本申请实施例不作具体限定。
断电关闭电路100当驱动电源VCC未起电或驱动信号为低电平时，控制M0的栅极电压和M0的源极电压相等。此时使得M0处于关闭状态，防止M0误打开。断电关闭电路100当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路100内断路，进而使M0栅极和源极之间在断电关闭电路内断路，进而不会影响对M0的驱动。
下面结合具体的实现方式进行说明。
参见图4，该图为本申请实施例提供的另一种断电关闭电路的示意图。
图示断电关闭电路具体包括：第一电阻R1、第二电阻R2、第一NMOS(图中的M1)、第二NMOS(图中的M2)、第三NMOS(图中的M3)和第四NMOS(图中的M4)。
其中，M1和M2为耗尽型NMOS，M3和M4为增强型NMOS。
M1的漏极连接M2的源极和M3的源极，M1的栅极连接M2的栅极和M4漏极，M1的源极连接第一电阻R1的第一端和M2的衬底，M1的衬底连接M1的源极。
M2的漏极连接第一端口，即连接M0的栅极。
M3的漏极连接驱动电源，即连接第三端口。M3的栅极连接驱动信号，即连接第四端口。M3的衬底连接M4的源极.
M4的栅极连接驱动信号，M4的源极连接第二端口，M4的衬底连接M4的源极。
第一电阻R1的第二端连接第二电阻R2的第一端和M4的漏极。
第二电阻R2的第二端连接第二端口。
下面具体说明该断电关闭电路的工作状态。
当断电关闭电路由工作状态，即驱动电源起电且驱动信号为高电平，切换为驱动电源VCC未起电或驱动信号为低电平(即Input输入为低电平)时，M3和M4关闭。此时M1和M2可以理解为一个耗尽型的NMOS。并且M0的栅极存在剩余的电量未被释放，因此M0的栅极通过R1和R2连接M0的源极，通过R1和R2的放电后，M0的栅极电压被下拉至等于M0的源极电压。此时使得目标MOS处于关闭状态，防止目标MOS误打开。
当断电关闭电路由断开状态，即驱动电源VCC未起电或驱动信号为低电平，切换为工作状态，即驱动电源起电且驱动信号为高电平时，M3和M4开启。当M4开启后，将M1和M2的栅极电压拉至M0的源极电压，可以理解为拉至0V。当M3开启后，将M2的源极电压拉至驱动电源电压减去M3的阈值电压的电平。驱动电源的电压一般选择使用3.3V或5V，即驱动电源的电压大于M3的阈值电压与M2的阈值电压的和，此时M2关闭。即断电关闭电路的第一端口和第二端口之间断开，进而使M0栅极和源极之间在断电关闭电路内断路，进而不会影响对M0的驱动。
下面说明断电关闭电路的又一种实现方式。
参见图5，该图为本申请实施例提供的又一种断电关闭电路的示意图。
图5所示断电关闭电路与图4的区别在于，还包括第五NMOS(图中的M5)。
M5为增强型NMOS。
M5的漏极连接第一端口，M5的栅极连接第一电阻R1的第二端，M5的源极连接第二端口。
下面具体说明该断电关闭电路的工作状态。
当断电关闭电路由工作状态，即驱动电源起电且驱动信号为高电平，切换为驱动电源VCC未起电或驱动信号为低电平(即Input输入为低电平)时，M3和M4关闭。此时M1和M2可以理解为一个耗尽型的NMOS。并且M0的栅极存在剩余的电量未被释放，当M0的栅极电压大于M5的阈值电压时，M1和M2自然导通，流过R1的电流为-Vth_M1/R1。其中，Vth_M1为M1的阈值电压。电流流过R2后在M5的栅极产生压降为-Vth_M1*R2/R1。通过参数设计，使得M1的阈值电压与M5的阈值电压的比值的绝对值，大于第一电阻R1和第二电阻R2的电阻值的比值。即-Vth_M1*R0/R1>Vth_M5，其中Vth_M5为M5的阈值电压。则M5开启，下拉M0的栅极电压，M5开启后能够更快的对M0的电压进行下拉。当M0的栅极电压接近于M5的阈值电压时，M5关闭，M1，M2工作在线性区，R2和R1下拉M0的栅极电压到M0的源级电压。此时使得目标MOS处于关闭状态，防止目标MOS误打开。
当断电关闭电路由断开状态，即驱动电源VCC未起电或驱动信号为低电平，切换为工作状态，即驱动电源起电且驱动信号为高电平时，M3和M4开启。当M4开启后，将M1和M2的栅极电压拉至M0的源极电压，此时M5关闭。当M3开启后，将M2的源极电压拉至驱动电源电压减去M3的阈值电压的电平。驱动电源的电压一般选择使用3.3V或5V，即驱动电源的电压大于M3的阈值电压与M1的阈值电压的差值，此时M2关闭。从M0的栅极看，此时M2和M3均处于关闭状态，即断电关闭电路的第一端口和第二端口之间断开，进而使M0栅极和源极之间在断电关闭电路内断路，进而不会影响对M0的驱动。
基于以上实施例提供的断电关闭电路，本申请实施例还提供了一种断电关闭芯片，下面结合附图具体说明。
参见图6，该图为本申请实施例提供的一种断电关闭芯片的示意图。
该断电关闭芯片200包括以上实施例中提供的断电关闭电路100，还包括第一管脚①、第二管脚②、第三管脚③和第四管脚④。
其中，第一管脚用于连接第一端口；第二管脚用于连接第二端口；第三管脚用于连接第三端口；第四管脚用于连接第四端口。
实际应用时，该断电关闭芯片200的第一端口连接M0的栅极，断电关闭芯片200的第二端口连接M0的源极。
关于断电关闭电路的工作原理和实现方式可以参见以上实施例中的相关说明，本申请实施例在此不再赘述。
断电关闭芯片的断电关闭电路当驱动电源未起电或驱动信号为低电平时，控制M0的栅极电压和M0的源极电压相等。此时使得M0处于关闭状态，防止M0误打开。断电关闭电路当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路，进而不会影响对M0的驱动。
基于以上实施例提供的断电关闭电路，本申请实施例还提供了一种开关芯片，下面结合附图具体说明。
参见图7，该图为本申请实施例提供的一种开关芯片的示意图。
该开关芯片300包括以上实施例中提供的断电关闭电路100，还包括目标MOS(即M0)，第一管脚①、第二管脚②、第三管脚③、第四管脚④和第五管脚⑤。
第一管脚在开关芯片内部连接目标MOS的漏极。
第二管脚在开关芯片内部连接目标MOS的源极。
第一管脚和第二管脚还作为对外部电路的接口，本申请实施例对外部电路不作具体限定。
第三管脚连接第三端口。
第四管脚连接第四端口。
第五管脚在开关芯片内部连接目标MOS的栅极。
关于断电关闭电路的工作原理和实现方式可以参见以上实施例中的相关说明，本申请实施例在此不再赘述。
综上所述，该开关芯片的断电关闭电路当驱动电源未起电或驱动信号为低电平时，控制M0的栅极电压和M0的源极电压相等。此时使得M0处于关闭状态，防止M0误打开。断电关闭电路当驱动电源起电且驱动信号为高电平时，使第一端口和第二端口在断电关闭电路内断路，进而不会影响对M0的驱动。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元及模块可以是或者也可以不是物理上分开的。另外，还可以根据实际的需要选择其中的部分或者全部单元和模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (7)

1.一种断电关闭电路，其特征在于，用于连接目标金属氧化物半导体场效应晶体管MOS，所述目标MOS为增强型NMOS，所述断电关闭电路包括：第一端口、第二端口、第三端口和第四端口；
所述第一端口用于连接所述目标MOS的栅极，所述第二端口用于连接所述目标MOS的源极，所述第三端口用于连接驱动电源，所述第四端口用于连接驱动信号；
所述断电关闭电路，用于当所述驱动电源未起电或所述驱动信号为低电平时，控制所述目标MOS的栅极电压和所述目标MOS的源极电压相等；以及当所述驱动电源起电且所述驱动信号为高电平时，使所述第一端口和所述第二端口在所述断电关闭电路内断路。
2.根据权利要求1所述的断电关闭电路，其特征在于，断电关闭电路还包括：第一电阻、第二电阻、第一NMOS、第二NMOS、第三NMOS和第四NMOS；
所述第一NMOS和第二NMOS为耗尽型NMOS，所述第三NMOS和第四NMOS为增强型NMOS；
所述第一NMOS的漏极连接所述第二NMOS的源极和所述第三NMOS的源极，所述第一NMOS的栅极连接所述第二NMOS的栅极和所述第四NMOS漏极，所述第一NMOS的源极连接所述第一电阻的第一端和所述第二NMOS的衬底，所述第一NMOS的衬底连接所述第一NMOS的源极；
所述第二NMOS的漏极连接所述第一端口；
所述第三NMOS的漏极连接所述驱动电源，所述第三NMOS的栅极连接所述驱动信号，所述第三NMOS的衬底连接所述第四NMOS的源极；
所述第四NMOS的栅极连接所述驱动信号，所述第四NMOS的源极连接所述第二端口，所述第四NMOS的衬底连接所述第四NMOS的源极；
所述第一电阻的第二端连接所述第二电阻的第一端和所述第四NMOS的漏极；
所述第二电阻的第二端连接所述第二端口。
3.根据权利要求2所述的断电关闭电路，其特征在于，所述断电关闭电路还包括第五NMOS；
所述第五NMOS为增强型NMOS；
所述第五NMOS的漏极连接所述第一端口，所述第五NMOS的栅极连接所述第一电阻的第二端，所述第五NMOS的源极连接所述第二端口。
4.根据权利要求3所述的断电关闭电路，其特征在于，所述第一NMOS的阈值电压与所述第五NMOS的阈值电压的比值的绝对值，大于所述第一电阻和第二电阻的电阻值的比值。
5.根据权利要求1-4中任一项所述的断电关闭电路，其特征在于，所述驱动电源的电压为所述第二端口的电压加5V。
6.一种断电关闭芯片，其特征在于，所述断电关闭芯片包括权利要求1-5中任一项所述的断电关闭电路，还包括第一管脚、第二管脚、第三管脚和第四管脚；
所述第一管脚，用于连接所述第一端口；
所述第二管脚，用于连接所述第二端口；
所述第三管脚，用于连接所述第三端口；
所述第四管脚，用于连接所述第四端口。
7.一种开关芯片，其特征在于，所述开关芯片包括权利要求1-5中任一项所述的断电关闭电路，还包括：所述目标MOS、第一管脚、第二管脚、第三管脚、第四管脚和第五管脚；
所述第一管脚在所述开关芯片内部连接所述目标MOS的漏极；
所述第二管脚在所述开关芯片内部连接所述目标MOS的源极；
所述第三管脚，用于连接所述第三端口；
所述第四管脚，用于连接所述第四端口；
所述第五管脚在所述开关芯片内部连接所述目标MOS的栅极。
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