KR101442859B1

KR101442859B1 - 전력 관리 회로 및 방법

Info

Publication number: KR101442859B1
Application number: KR1020097001344A
Authority: KR
Inventors: 빈 자오
Original assignee: 스카이워크스 솔루션즈, 인코포레이티드
Priority date: 2006-06-22
Filing date: 2007-06-21
Publication date: 2014-09-22
Also published as: WO2007149517A3; EP2038727A4; US20080018358A1; US7584370B2; KR20090035536A; WO2007149517A2; EP2038727A2; EP2038727B1

Abstract

스위치 어셈블리를 형성하기 위해 고전압, 중간 전압 및 접지 포트들을 각각 갖는 제1 및 제2 다중 포트 인터페이스들 사이에 반도체 네트워크가 삽입된다. 어셈블리는 주 스위치 회로, 지원 네트워크, 내부 및 외부 포트 회로들 및 내부 및 외부 포트 제어 회로들을 포함한다. 주 스위치 회로는 다중 포트 인터페이스들의 고전압 포트들 및 지원 네트워크에 결합된다. 내부 및 외부 포트 회로들은 다중 포트 인터페이스들의 중간 전압 포트들, 내부 및 외부 포트 제어 회로들 및 지원 네트워크에 결합된다. 내부 포트 제어 회로는 내부 포트 회로, 지원 네트워크 및 제1 다중 포트 인터페이스의 접지 포트에 결합된다. 외부 포트 제어 회로는 외부 포트 회로, 지원 네트워크 및 제2 다중 포트 인터페이스의 접지 포트에 결합된다. 어셈블리는 소정 범위의 고전압들에 노출될 때 개방 및 폐쇄 상태들 양자에서 낮은 누설 전류를 갖는다.

반도체 장치, 전력 관리, 스위치 어셈블리, 다중 포트 인터페이스, 스위치 회로

Description

전력 관리 회로 및 방법{CIRCUIT AND METHOD FOR POWER MANAGEMENT}

본 발명은 일반적으로 다양한 범위의 입력 전압들에 대해 신뢰성 있는 장기간 동작을 가능하게 하는 스위치 회로에 관한 것이다. 구체적으로, 본 발명은 소정 범위의 전압들에 대해 신뢰성 있는 장기간 온/오프 스위치 동작을 가능하게 하는 스위치 아키텍처에 관한 것이다.

향상된 집적 회로(IC)들에서는 소형 구조 및 저전압 장치들(즉, 임의의 두 트랜지스터 단자들 간의 전압이 비교적 낮은 최대 전압보다 낮을 때 신뢰성 있게 동작하는 장치들)을 사용하는 추세이다. 이러한 저전압 디지털 논리 장치들은 보다 적은 전력을 소비하며, 보다 높은 클럭 레이트에서도 신뢰성 있게 동작할 수 있다. 따라서, 저전압 장치들은 다수의 배터리 동작식 휴대형 전자 시스템들에서 사용된다. 중간 전압 레벨 장치들(즉, 임의의 두 트랜지스터 단자들 간의 전압이 약 3V보다 작을 때 신뢰성 있게 동작하는 장치들)은 일반적으로 아날로그 기능들을 필요로 하는 IC들에서 사용된다. 시스템 인터페이스들 및 다른 기능들과 관련된 아날로그 및 디지털 기능 블록들 양자에 사용되는 소정의 회로들은 훨씬 더 높은 전압 레벨을 필요로 한다. 이러한 보다 높은 전압들을 수용하는 한 가지 방법은 대응 전압 레벨들에서 신뢰성 있게 동작하도록 설계된 트랜지스터들을 사용하는 것이 다. 예를 들어, 신뢰성의 문제없이 임의의 두 트랜지스터 장치 단자들 간의 전압이 5V일 수 있는 트랜지스터들(즉, 5V 트랜지스터들)은 0V 내지 약 5V의 전압 범위에 걸쳐 IC간 전력(예를 들어, 온/오프) 기능들을 관리하는 데 사용될 수 있다. 이러한 해결책은 보다 낮은 전압의 장치들을 사용하는 제1 IC를 통해 IC 기능의 대부분이 제공될 때 이러한 보다 높은 전압들을 관리하도록 설계된 장치들의 추가, 또는 제2 IC를 필요로 한다. 따라서, 저전압 장치들에 더하여 보다 높은 전압의 트랜지스터들을 사용하는 IC들은 최종 제품에 대한 비용 및 복잡성의 증가로 귀착된다.

일반적으로, IC 제조자들은 단일 제조 프로세스를 이용하여 저전압 디지털 트랜지스터, 3V 아날로그 입출력 트랜지스터 및 5V 아날로그/전력 트랜지스터를 겸비하는 제품을 제공하지 못한다. 따라서, 단일 IC 상에 원하는 트랜지스터들의 조합을 제공할 수 있는 반도체 웨이퍼 제조 프로세스의 이용 및 개발과 연관된 상당한 비용이 존재할 것이다.

전력 관리를 위한 다른 공지된 해결책들은 제한된 동작 전압 범위를 갖는다. 이러한 해결책들은 장치들이 그들의 동작 전압의 상한보다 높은 전압 레벨들을 처리하도록 요구될 때의 열악한 신뢰성, 및 전압 레벨들이 그들의 동작 전압 범위의 하한보다 낮을 때의 바이어스 회로 누설 및 낮은 입력 임피던스로 어려움을 겪는다. 소정의 응용들에 대해서는 제한된 동작 전압 범위가 문제되지 않지만, 소정의 다른 응용들은 저전압 레벨들에서의 보다 낮은 전류 누설 및 보다 높은 입력 임피던스 및 고전압 레벨들에서의 향상된 신뢰성과 같은 보다 양호한 스위치 특성들을 필요로 한다. 예를 들어, USB 2.0 사양의 USB-OTG(universal serial bus on-the-go) 확장은 0V에서 2V까지의 전력 버스 전압들에 대한 매우 양호한 스위치 "오프" 특성들을 필요로 하고 전력 버스 전압이 5.25V 정도로 높아질 것을 요구하는 세션-요청 프로토콜(SRP)을 포함한다.

따라서, 기존 반도체 제조 프로세스 기술들을 이용하여 구현될 수 있는 저비용의 신뢰성 있고 통합된 전력 관리 해결책을 제공하는 것이 바람직할 것이다.

<발명의 요약>

스위치 회로 또는 스위치 어셈블리의 실시예들은 제1 다중 포트 인터페이스, 제2 다중 포트 인터페이스 및 상기 다중 포트 인터페이스들의 고전압, 중간 전압 및 접지 포트들 사이에 삽입된 제어 입력에 응답하는 반도체 회로들의 네트워크를 포함한다. 반도체 회로들의 네트워크는, 제1 및 제2 다중 포트 인터페이스의 각각의 고전압 포트들에 인가되는 고전압 레벨들의 선택 범위에 대해, 반도체 회로들의 네트워크 내의 장치들의 단자들 사이의 각각의 전압차가 네트워크를 구현하는 데 사용되는 집적 회로 제조 프로세스와 연관된 신뢰성 임계치를 초과하지 않도록 배열된다.

스위치 회로 또는 스위치 어셈블리의 추가 실시예들은 제1 다중 포트 인터페이스, 제2 다중 포트 인터페이스, 주 스위치 회로, 지원 네트워크, 내부 및 외부 포트 회로들 및 내부 및 외부 포트 제어 회로들을 포함한다. 제1 및 제2 다중 포트 인터페이스들 각각은 고전압, 중간 전압 및 접지 포트들을 갖는다. 주 스위치 회로는 제1 및 제2 다중 포트 인터페이스들의 각각의 고전압 포트들 및 지원 네트 워크에 결합된다. 고전압 포트는 지원 네트워크에 더 결합된다. 내부 포트 회로는 제1 다중 포트 인터페이스의 중간 전압 포트, 내부 포트 제어 회로 및 지원 네트워크에 결합된다. 외부 포트 회로는 제2 다중 포트 인터페이스의 중간 전압 포트, 외부 포트 제어 회로 및 지원 네트워크에 결합된다. 내부 포트 제어 회로는 내부 포트 회로, 지원 네트워크 및 제1 다중 포트 인터페이스의 접지 포트에 결합된다. 외부 포트 제어 회로는 외부 포트 회로, 지원 네트워크는 물론, 제2 다중 포트 인터페이스의 중간 전압 및 접지 포트들에도 결합된다.

대안 실시예에서, 스위치 회로 또는 스위치 어셈블리의 내부 포트 제어 회로는 제1 다중 포트 인터페이스의 중간 전압 포트에 더 결합된다.

전력 관리를 위한 방법의 일 실시예는 내부 회로에 결합되는 제1 다중 포트 인터페이스를 제공하는 단계; 외부 회로에 결합되는 제2 다중 포트 인터페이스를 제공하는 단계; 제1 다중 포트 인터페이스와 제2 다중 포트 인터페이스 사이에 반도체 회로들의 네트워크를 결합하는 단계; 및 반도체 회로들의 네트워크 내의 장치들의 단자들 간의 각각의 전압차가 신뢰성 임계치를 초과하지 않도록 각각의 전압차를 유지하면서, 제1 다중 포트 인터페이스에서 제2 다중 포트 인터페이스로의 도전성 경로를 개폐하도록 네트워크 내에 위치하는 주 스위치 회로를 제1 상태 및 제2 상태 중 하나로 설정하기 위해 반도체 회로들의 네트워크에 제어 신호를 인가하는 단계를 포함한다.

이어지는 도면들 및 상세한 설명은 포괄적은 아니다. 개시되는 실시예들은 통상의 기술자가 스위치 어셈블리를 제조하고 이용할 수 있도록 하기 위해 예시되 고 설명된다. 스위치 어셈블리 및 전력 관리 방법의 다른 실시예들, 특징들 및 이점들은 아래의 도면들 및 상세한 설명의 검토시에 이 분야의 기술자에게 명백하거나 명백하게 될 것이다. 그러한 모든 추가 실시예들, 특징들 및 이점들은 첨부된 청구범위에 정의되는 바와 같은 회로들 및 전력 관리 방법들의 범위 내에 있다.

스위치 어셈블리 및 회로들 간의 전력 관리를 위한 방법은 다음 도면들을 참조하여 보다 양호하게 이해될 수 있다. 도면들 내의 컴포넌트들은 반드시 축척일 필요는 없으며, 대신에 회로 및 방법의 원리들을 명확히 설명할 때 강조가 주어질 수 있다. 더욱이, 도면들에서 상이한 도면들을 통해 동일 참조 번호들은 대응하는 부분들을 지시한다.

도 1은 한 쌍의 통신 결합된 시스템들의 일 실시예의 블록도.

도 2는 도 1의 집적 회로의 일 실시예를 나타내는 블록도.

도 3A는 도 2의 스위치 어셈블리의 일 실시예를 나타내는 개략도.

도 3B는 도 3A의 스위치 어셈블리의 일 실시예를 나타내는 기능 블록도.

도 4는 도 3A 및 3B의 스위치 어셈블리가 개방 상태로 설정되고, USB-OTG 확장에 따라 5.25V를 제공하는 외부 전원에 결합될 때의 스위치 어셈블리의 동작을 나타내는 개략도.

도 5는 도 3A 및 3B의 스위치 어셈블리가 개방 상태로 설정되고, USB-OTG 확장에 따라 4.40V를 제공하는 외부 전원에 결합될 때의 스위치 어셈블리의 동작을 나타내는 개략도.

도 6은 스위치 어셈블리가 개방 상태로 설정될 때의 도 3A 및 3B의 스위치 어셈블리에서의 전류 손실을 나타내는 플롯.

도 7은 도 3A 및 3B의 스위치 어셈블리가 폐쇄 상태로 설정되고, USB-OTG 확장에 따라 5.25V를 제공하는 내부 전원에 결합될 때의 스위치 어셈블리의 동작을 나타내는 개략도.

도 8은 도 3A 및 3B의 스위치 어셈블리가 폐쇄 상태로 설정되고, USB-OTG 확장에 따라 4.40V를 제공하는 내부 전원에 결합될 때의 스위치 어셈블리의 동작을 나타내는 개략도.

도 9는 스위치 어셈블리가 폐쇄 상태로 설정될 때의 도 3A 및 3B의 스위치 어셈블리에서의 전류 손실을 나타내는 도면.

도 10은 회로들 간의 전력 관리를 위한 방법의 일 실시예를 나타내는 흐름도.

USB 2.0 사양의 USB-OTG 확장 내의 동작을 구체적으로 참조하여 설명되지만, 스위치 회로 또는 스위치 어셈블리는 스위치식 전원들을 제공하면서, 스위치 회로 또는 스위치 어셈블리 내의 장치들의 단자들 간의 각각의 전압차가 신뢰성 임계치를 초과하지 않도록 각각의 전압차를 유지하는 것이 바람직한 다양한 시스템들 및 응용들에서 구현될 수 있다. 예를 들어, 스위치 어셈블리는 배터리 충전 응용들을 포함하는 배터리 전력 관리에 이용될 수 있다.

스위치 어셈블리는 이 분야에 공지된 다음 기술들, 즉 개별 전자 컴포넌트들, 집적 회로, 적절히 구성된 반도체 장치들 및 저항 소자들을 구비하는 주문형 집적 회로 등 중 임의의 것 또는 그 조합을 포함할 수 있다. 스위치 어셈블리는 소정 범위의 전압들에 대해 신뢰성 있는 개폐 동작을 제공하며, 이러한 전압들의 존재하에 스위치가 개발될 때 최소 누설 전류를 갖는다.

소정 실시예들에서, 스위치 어셈블리는 표준형 금속 산화물 반도체 트랜지스터들 및 측면 확산형 금속 산화물 반도체 트랜지스터들을 겸비하도록 구현될 수 있다. 스위치 어셈블리의 낮은 "폐쇄 상태" 저항 또는 "온" 저항은 스위치 어셈블리의 전력 버스 또는 고전압 경로 내에 표준형 금속 산화물 반도체 트랜지스터들을 사용함으로써 달성된다. 측면 확산형 금속 산화물 반도체 트랜지스터들의 비교적 높은 "온" 저항은 높은 임피던스 및 낮은 전류 드레인을 함께 제공한다. 측면 확산형 금속 산화물 반도체 트랜지스터들은 기존의 제조 기술들을 이용하여 구현될 수 있다. 드레인 영역을 측면으로 시프트 또는 확장함으로써, 드레인 단자의 비교적 더 높은 전압의 동작을 신뢰성 있게 달성하면서, 반도체 장치들의 다른 단자들 간의 보다 낮은 전압을 유지할 수 있다. 스위치 어셈블리는 2개의 동작 모드 중 하나에 있는 트랜지스터들이 스위치 어셈블리 전반에서 트랜지스터 단자들 간의 안전한 전압차를 유지하도록 배열된다. 스위치 어셈블리는 소정 범위의 전력 버스 전압들에 노출될 때 양 상태에서 낮은 누설 전류를 갖는다. 따라서, 스위치 어셈블리는 5V 트랜지스터들을 필요로 하지 않고 0V 내지 약 6V에서 "폐쇄" 및 "개방" 상태들 양자에서 양호한 특성들을 갖는 경제적이고 신뢰성 있는 해결책을 제공한다.

스위치 어셈블리가 집적 회로 내에 구현될 때, 집적 회로는 단일 웰 제조 프로세스(예를 들어, n웰)를 이용하여 제조될 수 있다. 따라서, 스위치 어셈블리는 0V에서, 어셈블리에 사용되는 반도체 장치들의 각각의 단자들 간의 안전한 최대 전압차를 정의하는 신뢰성 임계치를 초과하는 전력 버스 전압까지, 전압 레벨들을 스위칭하기 위한 고집적, 저비용 해결책을 제공한다.

스위치 어셈블리는 스위치 어셈블리를 "개방" 및 "폐쇄" 상태 중 하나로 설정하는 제어 입력을 통해 제어된다. 스위치 어셈블리가 완전히 집적 회로 내에 구현될 때, 제어 입력은 스위치 어셈블리와 동일한 집적 회로 상에서 생성되거나 집적 회로의 외부에서 생성될 수 있다. 스위치 어셈블리가 "개방" 상태로 설정될 때, 제1 및 제2 다중 포트 인터페이스들의 각각의 고전압 또는 전력 버스 포트들 간의 도전성 경로는 존재하지 않는다. 스위치 어셈블리가 "폐쇄" 상태로 설정될 때에는, 제1 및 제2 다중 포트 인터페이스들의 각각의 고전압 포트들 사이에 도전성 경로가 존재한다.

스위치 어셈블리가 부분적으로 소프트웨어로 구현될 때, 소프트웨어 부분은 스위치 어셈블리를 개폐하도록 반도체 회로들의 네트워크에 지시하는 제어 입력을 생성하는 데 사용될 수 있다. 소프트웨어는 메모리에 저장되고, 적절한 명령 실행 시스템(예를 들어, 마이크로프로세서)에 의해 실행될 수 있다. 스위치 어셈블리를 동작시키기 위한 소프트웨어는 논리 기능들을 구현하기 위한 실행 가능 명령들의 정렬된 리스트를 포함할 수 있으며, 컴퓨터 기반 시스템, 프로세서를 포함하는 시스템, 또는 명령 실행 시스템, 장치 또는 소자로부터 명령들을 인출하여 실행할 수 있는 다른 시스템과 같은 명령 실행 시스템, 장치 또는 시스템에 의해 또는 그와 관련하여 사용하기 위해 임의의 "컴퓨터 판독 가능 매체" 내에 구현될 수 있다. 이 문서와 관련하여, "컴퓨터 판독 가능 매체"는 명령 실행 시스템에 의해 또는 그와 관련하여 사용하기 위해 프로그램을 포함, 저장, 통신, 전송 또는 전달할 수 있는 임의의 수단일 수 있다.

일 실시예에서, 스위치 어셈블리에 대한 제어 입력은 전압 레벨이 임계값 아래일 때 스위치 어셈블리를 "개방" 상태 또는 "폐쇄" 상태 중 하나로 설정하고, 전압 레벨이 임계값을 초과할 때 스위치 어셈블리를 다른 하나의 상태로 설정하도록 구성될 수 있다. 다른 실시예들에서, 스위치 어셈블리에 대한 제어 입력은 제1 임계치, 전압들의 버퍼 범위 및 제2 임계치를 갖도록 설정될 수 있다. 이러한 다른 실시예들에서, 제1 임계치 아래의 전압 레벨은 스위치 어셈블리를 "개방" 상태 또는 "폐쇄" 상태 중 하나로 설정한다. 반면, 제2 임계치 위의 전압 레벨은 스위치 어셈블리를 다른 하나의 상태로 설정한다. 스위치 어셈블리는 제1 및 제2 임계치들 사이의 어떠한 전압 레벨도 무시한다.

이제, 도면들 전반에서 동일 참조 번호들이 대응 부분들을 지시하는 도면들로 전환하여, 시스템(100)을 도시하는 도 1을 참조한다. 시스템(100)은 접속(130)을 통해 컴퓨터(140)에 접속되는 주변 장치(110)를 포함한다. 주변 장치(110) 및 컴퓨터(140) 양자는 각각의 집적 회로를 포함한다. 주변 장치(110)와 연관된 집적 회로(120)는 스위치 어셈블리(124), 접속(130) 및 스위치 어셈블리(152)를 통해 컴퓨터(140)와 연관된 집적 회로(150)에 결합된다. 스위치 어셈블리(124) 및 스위치 어셈블리(152)는 내부 회로(122) 및 내부 회로(154)를 더 포함하는 각각의 집적 회로(IC 120 및 IC 150) 내에 구현된다. 주변 장치(110) 및 집적 회로(120)의 관점에서, 내부 회로(154) 및 스위치 어셈블리(152)는 외부 회로들이다. 컴퓨터(140) 및 집적 회로(150)의 관점에서, 내부 회로(122) 및 스위치 어셈블리(124)는 외부 회로들이다.

대안 실시예들에서, 스위치 어셈블리(124) 및 스위치 어셈블리(152) 또는 이들의 부분들 중 하나 또는 양자는 IC 외부의 개별 장치들을 갖도록 구현될 수 있다. 예를 들어, 스위치 어셈블리는 배터리를 포함하지만 이에 한정되지 않는 전력 소스를 부하에 제어 가능하게 결합하는 데 사용될 수 있다.

도시된 실시예에서, 시스템(100)은 상이한 장치들(즉, 주변 장치(110) 및 컴퓨터(140))를 포함한다. 시스템(100)은 이러한 조합으로 한정되지 않으며, 유사하게 구성된 장치들 또는 배터리와 같은 다른 전력 소스들을 포함할 수 있다.

접속(130)은 도 1에서 주변 장치(110)를 컴퓨터(140)에, 구체적으로는 스위치 어셈블리(124)를 스위치 어셈블리(152)에 접속하는 단일 링크로서 도시되지만, 접속(130)은 유니버설 직렬 버스 2.0과 같은 데이터 전송 메커니즘의 동작을 지원하도록 구성된 것들과 같은 다중 도선 접속일 수 있다. 스위치 어셈블리(124) 및 스위치 어셈블리(152)는 더 후술하는 바와 같이 유니버설 직렬 버스 2.0 사양의 USB-OTG 확장을 지원하는 데 적합하다.

도 2는 도 1의 집적 회로(120)의 일 실시예를 나타내는 블록도이다. 집적 회로(120)는 내부 회로(122), 및 접속(130; 도 1) 내에 포함된 칩간 전력 버스(230)를 통해 내부 회로(122)를 오프칩 또는 외부 회로들 또는 장치들에 결합하는 스위치 어셈블리(124)를 포함한다. 제어 입력(210)은 스위치 어셈블리(124)를 개방 상태 또는 폐쇄 상태 중 하나로 설정한다. 스위치 어셈블리(124)가 개방 상태로 설정될 때, 내부 회로(122)는 칩간 전력 버스(230)로부터 분리된다. 스위치 어셈블리(124)가 폐쇄 상태로 설정될 때, 내부 회로(122)는 칩간 전력 버스(230)에 결합된다. 제어 입력(210)은 내부 회로(122) 내에서(즉, 스위치 어셈블리(124)와 동일한 집적 회로 상에서) 생성될 수 있다. 대안으로, 집적 회로(120)의 외부에서 제어 입력(220)이 생성될 수 있다. 제어 입력(220)은 제어 입력(210)과 동일한 방식으로 스위치 어셈블리(124)를 설정한다.

도 3A는 도 2의 스위치 어셈블리(124)의 일 실시예를 나타내는 개략도이다. 스위치 어셈블리(124)는 내부 회로들(122; 도 2)과 칩간 전력 버스(230) 사이에 삽입된다. 스위치 어셈블리(124)는 제어 입력(210) 또는 제어 입력(220)에 응답한다. 전술한 바와 같이, 제어 입력(210)은 스위치 어셈블리(124)와 동일한 집적 회로 상에서 생성되는 반면, 제어 입력(220)은 집적 회로(120; 도 2) 외부에서 생성된다. 제1 다중 포트 인터페이스(310)가 반도체 회로들의 네트워크(320)를 내부 회로들(122)에 결합한다. 제2 다중 포트 인터페이스(330)가 반도체 회로들(320)의 네트워크를 칩간 전력 버스(230)에 결합한다.

제1 다중 포트 인터페이스(310)는 내부 회로에 접속되는 접속(404)과 접지 사이에 직렬로 배열되는 저항 소자(313) 및 저항 소자(315)를 포함한다. 내부 회로들과 접지 간의 저항 소자(313) 및 저항 소자(315)의 배열은 접지 포트(312), 중간 전압 포트(314) 및 고전압 포트(316)를 생성한다. 제2 다중 포트 인터페이스(330)는 칩간 전력 버스(230)에 접속되는 접속(402)과 접지 사이에 직렬로 배열되는 저항 소자(333) 및 저항 소자(335)를 포함한다. 칩간 전력 버스(230)와 접지 사이의 저항 소자(333) 및 저항 소자(335)의 배열은 접지 포트(332), 중간 전압 포트(334) 및 고전압 포트(336)를 생성한다. 저항 소자(313), 저항 소자(315)는 저항 소자(333) 및 저항 소자(335)와 함께 요구될 수 있는 바와 같은 저항기들 및/또는 트랜지스터들의 임의 조합을 포함할 수 있다.

도 3A에 더 도시된 바와 같이, 반도체 회로들의 네트워크(320)는 고전압 포트(316) 상에 존재하는 전압을 제공하는 접속(404), 중간 전압 포트(314) 상에 존재하는 전압을 제공하는 접속(406) 및 접지를 제공하는 접속(418)을 이용하여 제1 다중 포트 인터페이스(310)의 다양한 포트에 결합된다. 반도체 회로들의 네트워크(320)는 고전압 포트(336) 상에 존재하는 전압을 제공하는 접속(402), 중간 전압 포트(334) 상에 존재하는 전압을 제공하는 접속(412) 및 접지를 제공하는 접속(420)을 이용하여 제2 다중 포트 인터페이스(330)의 다양한 포트에 더 결합된다.

도 3B는 도 3A의 스위치 어셈블리의 일 실시예를 나타내는 기능 블록도이다. 구체적으로, 도면은 반도체 회로들의 네트워크(320)의 다양한 요소들 및 상호접속들을 도시한다. 주 스위치 회로(342)는 접속(404)을 통해 제1 다중 포트 인터페이스(310)의 고전압 포트(316)에, 그리고 접속(402)을 통해 제2 다중 포트 인터페이스(330)의 고전압 포트(336)에 결합된다. 주 스위치 회로(342)는 접속(408)을 통해 지원 네트워크(344)에 더 결합된다. 내부 포트 회로(343)는 접속(406)을 통해 제1 다중 포트 인터페이스(310)의 중간 전압 포트(314)에 접속된다. 내부 포트 회로(343)는 접속(351)을 통해 지원 네트워크(344)에, 그리고 접속(416)을 통해 내부 포트 제어 회로(346)에도 결합된다. 외부 포트 회로(345)는 접속(412)을 통해 제2 다중 포트 인터페이스(330)의 중간 전압 포트(334)에 접속된다. 외부 포트 회로(345)는 접속(353)을 통해 지원 네트워크(344)에 그리고 접속(410)을 통해 외부 포트 제어 회로(348)에도 결합된다. 전술한 접속 외에도, 지원 네트워크(344)는 접속(404)을 통해 고전압 포트(316)에 그리고 접속(402)을 통해 고전압 포트(336)에 결합되는 것은 물론, 도선(355)을 통해 내부 포트 제어 회로(346)에 그리고 도선(357)을 통해 외부 포트 제어 회로(348)에도 접속된다. 내부 포트 제어 회로(346)는 접속(418)을 통해 접지 포트(312)에 더 결합되며, 제어 입력(210)을 통해 제어 신호를 수신한다. 도시된 실시예에서, 내부 포트 제어 회로(346)는 접속(406)을 통해 제1 다중 포트 인터페이스(310)의 중간 전압 포트(314)에 더 결합된다. 스위치 어셈블리(124)의 대안 실시예들은 이러한 접속을 포함하지 않을 수 있다. 외부 포트 제어 회로(348)는 접속(420)을 통해 접지 포트(332)에, 접속(412)을 통해 중간 전압 포트(334)에 더 결합되며, 제어 입력(210)을 통해 스위치 어셈블리 제어 신호를 수신한다.

도 4는 USB-OTG "B" 장치가 제1 다중 포트 인터페이스(310)를 통해 도 3B의 스위치 어셈블리에 결합되고, USB-OTG "A" 장치가 제2 다중 포트 인터페이스(33)를 통해 스위치 어셈블리(124)에 결합되며, "A" 장치가 5.25V를 제공하고, 스위치 어셈블리(124)가 "개방" 상태로 설정될 때의 스위치 어셈블리(124)의 아키텍처 및 정상 상태 동작의 일 실시예를 나타내는 개략도이다.

도시된 실시예에서, 지원 네트워크(344), 내부 포트 제어 회로(346) 및 외부 포트 제어 회로(348)는 점선들로 경계가 정해져 있다. 주 스위치 회로(342)는 "M0"으로 표시된 단일 포지티브 채널 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터(FET)를 갖도록 구현된다. M0의 드레인은 지원 네트워크(344) 및 제1 다중 포트 인터페이스(310)의 고전압 포트(316)에 결합된다. M0의 게이트는 접속(408)을 통해 지원 네트워크(344)에 결합된다. M0의 소스는 접속(402)을 통해 제2 다중 포트 인터페이스(330)의 고전압 포트(336)에 결합된다.

내부 포트 회로(343)는 "LD M1"로 표시된 단일 측면 확산 PMOS FET를 갖도록 구현된다. LD M1의 드레인은 접속(406)을 통해 제1 다중 포트 인터페이스의 중간 전압 포트(314)에 결합된다. LD M1의 게이트는 접속(416)을 통해 지원 네트워크(344) 및 내부 포트 제어 회로(346)에 결합된다. LD M1의 소스는 지원 네트워크에 결합된다.

외부 포트 회로(345)는 "M2"로 표시된 단일 PMOS FET를 갖도록 구현된다. M2의 드레인은 접속(412)을 통해 제2 다중 포트 인터페이스(330)의 중간 전압 포트(334)에 결합된다. M2의 게이트는 접속(410)을 통해 외부 포트 제어 회로(348)에 결합된다. M2의 소스는 지원 네트워크에 결합된다.

내부 포트 제어 회로(346)는 "LD M2"로 표시된 단일 측면 확산 네거티브 채널 금속 산화물 반도체(NMOS)를 갖도록 구현된다. LD M2의 드레인은 LD M1의 게이트에 결합된다. LD M2의 게이트는 제어 입력(예를 들어, 도 3B의 제어 입력(210))에 결합된다. LD M2의 소스는 접속(418)을 통해 제1 다중 포트 인터페이스(310)의 접지 포트(312)에 결합된다.

지원 네트워크(344)는 3개의 반도체 트랜지스터를 이용하여 구현된다. 제1 PMOS FET는 "M1"으로 표시되고, 제2 및 제3 측면 확산 PMOS FET들은 각각 "LD M3" 및 "LD M5"로 표시된다. M1은 M1의 드레인이 주 스위치 회로(342)의 게이트, LD M5의 게이트 및 LD M1의 소스에 결합되도록 배열된다. M1의 소스는 LD M3의 소스 및 접속(402)에 결합되며, M1의 게이트는 접속(404)을 통해 LD M3의 게이트, 및 M2 및 LD M5의 소스 단자들에 결합된다. 접속(416)은 LD M3의 드레인에 결합되며, 접속(410)은 LD M5의 드레인에 결합된다.

외부 포트 제어 회로(348)는 3개의 반도체 트랜지스터를 이용하여 구현된다. 제1 측면 확산 NMOS FET는 "LD M4"로 표시되고, 제2 PMOS FET는 "M4"로 표시되며, 제3 NMOS FET는 "M3"로 표시된다. LD M4는 LD M4의 드레인이 LD M5의 드레인 및 M2의 게이트에 결합되고, LD M4의 소스가 접속(420)을 통해 M3의 소스 및 제2 다중 포트 인터페이스(330)의 접지 포트(332)에 결합되며, LD M4의 게이트가 접속(414)을 통해 M4 및 M3의 드레인들에 결합되도록 배열된다. M4는 M4의 소스가 접속(412)을 통해 제2 다중 포트 인터페이스(330)의 중간 전압 포트(334)에 결합되도록 배열된다. M4 및 M3의 게이트들은 제어 입력에 결합된다.

도시된 동작 모드(즉, 스위치 어셈블리(124)가 "개방"된 모드)에서, 장치들 M0, LD M1, LD M2, LD M5 및 M3는 "오프" 상태인 반면, 장치들 M1, M2, M4, LD M3 및 LD M4는 "온" 상태이다. 공지된 바와 같이, "온" 상태인 트랜지스터는 폐쇄된 스위치 또는 단락 회로로서 기능하는 반면, "오프" 상태인 트랜지스터는 개방된 스위치 또는 개방 회로로서 기능한다. 장치 M0이 "오프" 상태일 때, 제1 다중 포트 인터페이스(310)의 고전압 포트(316)는 제2 다중 포트 인터페이스(330)의 고전압 포트(336)로부터 분리될 것이다. 반대로, 장치 M0이 "온" 상태일 때는, 제1 다중 포트 인터페이스(310)의 고전압 포트(316)가 제2 다중 포트 인터페이스(330)의 고전압 포트(336)에 접속될 것이다. 스위치 어셈블리(124)는 스위치 어셈블리(124)의 트랜지스터 장치들의 임의 두 단자 간의 전압 레벨들이 원하는 범위의 전력 버스 전압 레벨들(즉, 고전압 포트(316) 및 고전압 포트(336) 상의 전압 레벨들)에 대해 장기간의 동작을 위한 안전한 동작 한계들 내에 있도록 구성된다.

예를 들어, LD NMOS 장치들에 대해, 소스 단자와 게이트 단자 간의 전압차(Vdg), 드레인 단자와 소스 단자 간의 전압차(Vds) 및 드레인 단자와 각각의 장치의 벌크 간의 전압차(Vdb)만이 3.6V를 초과할 수 있다. 이러한 전압들은 장치들을 생산하기 위해 사용되는 재료들 및 제조 기술들에 따라 약 12V 내지 18V 정도로 높아질 수 있다. LD PMOS 장치들에 대해, Vdg, Vds 및 Vdb만이 -3.6V를 초과할 수 있다. 장치들 M0 내지 M4는 표준 금속 산화물 반도체 트랜지스터들이다. 통상적으로, 표준 금속 산화물 반도체 트랜지스터들은 임의 두 단자 간의 약 3.6V까지의 전압들에서 신뢰성 있게 동작한다. 이들 중에서, 장치들 M0, M1, M2 및 M4는 PFET들이고, 장치 M3은 NFET이다. 장치들 LD M1 내지 LD M5는 측면 확산 금속 산화물 반도체 트랜지스터들이다. 이들 중에서, LD M2 및 LD M4는 NMOS 장치들이고, LD M1, LD M3 및 LD M5는 PMOS 장치들이다.

도시된 실시예에 나타난 바와 같이, 5.25V가 제2 다중 포트 인터페이스(330)의 고전압 포트(336)에 인가되고, 제어 입력이 0V일 때, 접지 포트(312) 및 접지 포트(332)는 전기 접지에 있고, 접속(410)은 0V에 있으며, 접속(406)은 1.42V에 있고, 접속(404), 접속(412) 및 접속(414)은 2.37V에 있는 반면, 접속(402), 접속(408) 및 접속(416)은 5.25V에 있다. 전술한 조건 하에서는, 스위치 어셈블리(124)에서 10 마이크로 암페어 미만의 전류가 손실된다.

M0는 게이트와 드레인 단자들 및 소스와 드레인 단자들 사이에서 약 5.25V-2.37V=2.88V의 최대 단자 전압차를 갖는다. M1은 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 각각 약 5.25V-2.37V=2.88V의 최대 단자 전압차를 갖는다. M2는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 2.37V-0.00V=2.37V의 최대 단자 전압차를 갖는다. M3는 장치의 드레인과 게이트 및 드레인과 소스 단자들 사이에서 약 2.37V-0.00V=2.37V의 최대 단자 전압차를 갖는다. M4는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 2.37V-0.00V=2.37V의 최대 단자 전압차를 갖는다. LD M1은 장치의 게이트와 드레인 및 소스와 드레인 단자들 사이에서 각각 약 5.25V-1.42V=3.83V의 최대 단자 전압차를 갖는다. LD M2는 장치의 드레인과 게이트 및 드레인과 소스 단자들 사이에서 약 5.25V-0.00V=5.25V의 최대 단자 전압차를 갖는다. LD M3은 장치의 소스와 게이트 및 드레인과 게이트 단자들 사이에서 약 5.25V-2.73V=2.88V의 최대 단자 전압차를 갖는다. LD M4는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 2.73V-0.00V=2.73V의 최대 단자 전압차를 갖는다. LD M5는 장치의 게이트와 소스 단자들 사이에서 약 5.25V-2.37V=2.88V 및 장치의 게이트와 드레인 단자들 사이에서 약 5.25V-0.00V=5.25V의 최대 단자 전압차를 갖는다.

3개의 반도체 장치 내의 단자들 간의 전압차들은 3.6V를 초과한다. 측면 확산 PMOS 장치인 LD M1은 약 -3.83V의 드레인/게이트 전압차 및 드레인/소스 전압차를 가지며, 이는 스위치 어셈블리(124)의 안전한 장기간 동작을 위해 허용된다. 측면 확산 NMOS 장치인 LD M2는 허용되는 약 5.00V의 드레인/게이트 전압차 및 드레인/소스 전압차를 갖는다. 측면 확산 PMOS 장치인 LD M5는 허용되는 -5.25V의 드레인/게이트 전압차를 갖는다. 스위치 어셈블리(124)의 반도체 장치들의 모든 다른 단자들 간의 전압들은 3.6V 미만이다. 따라서, 각각의 반도체 장치의 각각의 단자들 간의 전압은 스위치 어셈블리(124)를 구성하는 데 사용되는 각각의 장치들의 장기간의 신뢰성 있는 동작을 위한 안전 한계들 내에 있다.

도 5는 도 3B의 스위치 어셈블리(124)가 USB-OTG "B" 장치에 결합되고, "A" 장치가 4.40V를 제공하고 있으며, 스위치 어셈블리가 개방 상태로 설정될 때의 스위치 어셈블리(124)의 아키텍처 및 정상 상태 동작의 일 실시예를 나타내는 개략도이다. 스위치 어셈블리(124)의 제어 입력 및 아키텍처는 도 4와 관련하여 전술한 것과 동일하게 유지된다.

도 5의 도시된 실시예에 나타난 바와 같이, 4.40V가 제2 다중 포트 인터페이스(330)의 고전압 포트(336)에 인가되고, 제어 입력이 0.00V일 때, 접지 포트(312) 및 접지 포트(332)는 전기 접지에 있고, 접속(410)은 0.00V에 있으며, 접속(406)은 1.20V에 있고, 접속(404), 접속(412) 및 접속(414)은 2.00V에 있는 반면, 접속(402), 접속(408) 및 접속(416)은 4.40V에 있다. 전술한 조건들 하에서는, 스위치 어셈블리(124)에서 10 마이크로 암페어 미만의 전류가 손실된다.

M0는 게이트와 드레인 단자들 및 소스와 드레인 단자들 사이에서 약 4.40V-2.00V=2.40V의 최대 단자 전압차를 갖는다. M1은 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 각각 약 4.40V-2.00V=2.40V의 최대 단자 전압차를 갖는다. M2는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 2.00V-0.00V=2.00V의 최대 단자 전압차를 갖는다. M3는 장치의 드레인과 게이트 및 드레인과 소스 단자들 사이에서 약 2.00V-0.00V=2.00V의 최대 단자 전압차를 갖는다. M4는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 2.00V-0.00V=2.00V의 최대 단자 전압차를 갖는다. LD M1은 장치의 게이트와 드레인 및 소스와 드레인 단자들 사이에서 각각 약 4.40V-1.20V=3.20V의 최대 단자 전압차를 갖는다. LD M2는 장치의 드레인과 게이트 및 드레인과 소스 단자들 사이에서 약 4.40V-0.00V=4.40V의 최대 단자 전압차를 갖는다. LD M3은 장치의 소스와 게이트 및 드레인과 게이트 단자들 사이에서 약 4.40V-2.00V=2.40V의 최대 단자 전압차를 갖는다. LD M4는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 2.00V-0.00V=2.00V의 최대 단자 전압차를 갖는다. LD M5는 장치의 게이트와 소스 단자들 사이에서 약 4.40V-2.00V=2.40V 및 장치의 게이트와 드레인 단자들 사이에서 약 4.40V-0.00V=4.40V의 최대 단자 전압차를 갖는다.

도시된 예에서, 2개의 반도체 장치 내의 단자들 간의 전압차들은 3.6V를 초과한다. 측면 확산 NMOS 장치인 LD M2는 허용되는 약 4.40V의 드레인/게이트 전압차 및 드레인/소스 전압차를 갖는다. 측면 확산 PMOS 장치인 LD M5는 허용되는 약 -4.40V의 드레인/게이트 전압차를 갖는다. 스위치 어셈블리(124)의 반도체 장치들의 모든 다른 단자들 간의 전압들은 3.6V 미만이다. 따라서, 각각의 반도체 장치의 각각의 단자들 간의 전압은 스위치 어셈블리(124)를 구성하는 데 사용되는 각각의 장치들의 장기간의 신뢰성 있는 동작을 위한 안전 한계들 내에 있다.

도 6은 도 3의 스위치가 개방 상태로 설정되고, 제2 다중 포트 인터페이스(330)의 고전압 포트(336)의 공급 전압이 0.00V에서 약 5.25V로 급상승할 때의 스위치의 전류 손실을 나타내는 플롯(600)이다. 수직축은 음의 마이크로 암페어 단위의 전류 손실을 나타낸다. 수평축은 볼트 단위의 인가된 전력 버스 전압의 크기를 나타낸다. 도 6의 플롯에 도시된 바와 같이, 전류 손실(610)은 비교적 선형이며, 전력 버스 전압이 0.00V일 때 0.00 마이크로 암페어에서 전력 버스 전압이 약 5.25V일 때 약 -9.60 마이크로 암페어까지 변한다. 따라서, 스위치 어셈블리(124)의 오프 또는 "개방" 상태 입력 임피던스는 500 킬로오옴보다 크며, 이는 0.00V에서 5.25V까지의 전력 버스 전압 레벨들에서의 40 킬로오옴보다 큰 입력 임피던스에 대한 USB-OTG SRP 요건을 만족시킨다.

도 7은 도 3B의 스위치 어셈블리(124)가 제1 다중 포트 인터페이스(310)를 통해 "A" 장치에 결합되고, "A" 장치가 5.25V를 제공하고 있으며, 스위치가 폐쇄 상태로 설정될 때의 스위치 어셈블리(124)의 아키텍처 및 정상 상태 동작의 일 실시예를 나타내는 개략도이다. 스위치 어셈블리(124)의 아키텍처는 도 4와 관련하여 전술한 것과 동일하게 배열된다. 이 실시예에서, 제어 입력은 약 2.8V의 논리 하이 레벨로 조정된다.

도 7의 도시된 실시예에 나타난 바와 같이, 5.25V가 제1 다중 포트 인터페이스(310)의 고전압 포트(316)에 인가되고, 제어 입력이 2.80V일 때, 접지 포트(312) 및 접지 포트(332)는 전기 접지에 있고, 접속(414) 및 접속(416)은 0.00V에 있으며, 접속(412)은 3.11V에 있고, 접속(406) 및 접속(408)은 3.15V에 있고, 접속(402)은 5.19V에 있는 반면, 접속(404) 및 접속(410)은 5.25V에 있다. 전술한 조건들 하에서는, 스위치 어셈블리(124)에서 20 마이크로 암페어 미만의 전류가 손실되며, 내부 회로들에서 제2 다중 포트 인터페이스(330)에 결합된 장치(도시되지 않음)로 약 8 밀리 암페어의 전류가 제공된다.

M0는 드레인과 소스 단자들 사이에서 약 5.25V-5.19V=0.06V의 최대 단자 전압차 및 드레인과 게이트 단자들 사이에서 약 5.25V-3.15V=2.10V의 최대 단자 전압차를 갖는다. M1은 게이트와 소스 단자들 사이에서 약 5.25V-5.19V=0.06V의 최대 단자 전압차 및 게이트와 드레인 단자들 사이에서 각각 약 5.25V-3.15V=2.10V의 최대 단자 전압차를 갖는다. M2는 장치의 소스와 드레인 및 게이트와 드레인 단자들 사이에서 약 5.25V-3.11V=2.14V의 최대 단자 전압차를 갖는다. M3는 장치의 게이트와 드레인 단자들 및 게이트와 소스 단자들 사이에서 약 2.80V-0.00V=2.80V의 최대 단자 전압차를 갖는다. M4는 장치의 소스와 게이트 단자들 사이에서 약 3.11V-2.80V=0.31V의 최대 단자 전압차 및 소스와 드레인 단자들 사이에서 약 3.11V-0.00V=3.11V의 최대 단자 전압차를 갖는다. LD M1은 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 각각 약 3.15V-0.00V=3.15V의 최대 단자 전압차를 갖는다. LD M2는 장치의 게이트와 드레인 및 게이트와 소스 단자들 사이에서 각각 약 2.80V-0.00V=2.80V의 최대 단자 전압차를 갖는다. LD M3은 장치의 게이트와 드레인 단자들 사이에서 약 5.25V-0.00V=5.25V의 최대 단자 전압차, 게이트와 소스 단자들 사이에서 약 5.25V-5.19V=0.06V의 최대 단자 전압차 및 장치의 소스와 드레인 단자들 사이에서 약 5.19V-0.00V=5.19V의 최대 단자 전압차를 갖는다. LD M4는 장치의 드레인과 게이트 및 드레인과 소스 단자들 사이에서 약 5.25V-0.00V=5.25V의 최대 단자 전압차를 갖는다. LD M5는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 5.25V-3.15V=2.10V의 최대 단자 전압차를 갖는다.

도시된 예에서, 2개의 반도체 장치 내의 단자들 간의 전압차들은 3.6V를 초과한다. 측면 확산 PMOS 장치인 LD M3은 허용되는 약 -5.25V의 드레인/게이트 전압차 및 허용되는 약 -5.19V의 드레인/소스 전압차를 갖는다. 측면 확산 NMOS 장치인 LD M4는 허용되는 5.25V의 드레인/게이트 및 드레인/소스 단자 전압차를 갖는다. 스위치 어셈블리(124)의 반도체 장치들의 모든 다른 단자들 간의 전압들은 3.6V 미만이다. 따라서, 각각의 반도체 장치의 각각의 단자들 간의 전압은 스위치 어셈블리(124)를 구성하는 데 사용되는 각각의 장치들의 장기간의 신뢰성 있는 동작을 위한 안전 한계들 내에 있다.

도 8은 도 3B의 스위치 어셈블리(124)가 제1 다중 포트 인터페이스(310)를 통해 "A" 장치에 결합되고, "A" 장치가 4.50V를 제공하고 있으며, 스위치가 폐쇄 상태로 설정될 때의 스위치 어셈블리(124)의 아키텍처 및 정상 상태 동작의 일 실시예를 나타내는 개략도이다. 스위치 어셈블리(124)의 아키텍처는 도 4와 관련하여 전술한 것과 동일하게 배열된다. 이 실시예에서, 제어 입력은 약 2.8V로 조정된다.

도 8의 도시된 실시예에 나타난 바와 같이, 4.50V가 제1 다중 포트 인터페이스(310)의 고전압 포트(316)에 인가되고, 제어 입력이 2.80V일 때, 접지 포트(312) 및 접지 포트(332)는 전기 접지에 있고, 접속(414) 및 접속(416)은 0.00V에 있으며, 접속(406), 접속 (408) 및 접속(412)은 2.70V에 있고, 접속(402)은 4.40V에 있는 반면, 접속(404) 및 접속(410)은 4.50V에 있다. 전술한 조건들 하에서는, 스위치 어셈블리(124)에서 20 마이크로 암페어 미만의 전류가 손실되며, 내부 회로들에서 제2 다중 포트 인터페이스(330)에 결합된 장치(도시되지 않음)로 약 8 밀리 암페어의 전류가 제공된다.

M0는 드레인과 소스 단자들 사이에서 약 4.50V-4.40V=0.10V의 최대 단자 전압차 및 드레인과 게이트 단자들 사이에서 4.50V-2.70V=1.80V의 최대 단자 전압차를 갖는다. M1은 게이트와 소스 단자들 사이에서 약 4.50V-4.40V=0.10V의 최대 단자 전압차 및 게이트와 드레인 단자들 사이에서 각각 4.50V-2.70V=1.80V의 최대 단자 전압차를 갖는다. M2는 장치의 소스와 드레인 및 게이트와 드레인 단자들 사이에서 약 4.50V-2.70V=1.80V의 최대 단자 전압차를 갖는다. M3는 장치의 게이트와 드레인 단자들 및 게이트와 소스 단자들 사이에서 약 2.80V-0.00V=2.80V의 최대 단자 전압차를 갖는다. M4는 장치의 소스와 게이트 단자들 사이에서 약 2.80V-2.70V=0.10V의 최대 단자 전압차, 소스와 드레인 단자들 사이에서 약 2.70V-0.00V=2.70V의 최대 전압차 및 게이트와 드레인 단자들 사이에서 약 2.80V-0.00V=2.80V의 최대 단자 전압차를 갖는다. LD M1은 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 각각 약 2.70V-0.00V=2.70V의 최대 단자 전압차를 갖는다. LD M2는 장치의 게이트와 드레인 및 게이트와 소스 단자들 사이에서 각각 약 2.80V-0.00V=2.80V의 최대 단자 전압차를 갖는다. LD M3은 장치의 게이트와 드레인 단자들 사이에서 약 4.50V-0.00V=4.50V의 최대 단자 전압차, 게이트와 소스 단자들 사이에서 약 4.50V-4.40V=0.10V의 최대 단자 전압차 및 장치의 소스와 드레인 단자들 사이에서 4.40V-0.00V=4.40V의 최대 단자 전압차를 갖는다. LD M4는 장치의 드레인과 게이트 및 드레인과 소스 단자들 사이에서 약 4.50V-0.00V=4.50V의 최대 단자 전압차를 갖는다. LD M5는 장치의 드레인과 게이트 및 소스와 게이트 단자들 사이에서 약 4.50V-2.70V=1.80V의 최대 단자 전압차를 갖는다.

도시된 예에서, 2개의 반도체 장치 내의 단자들 간의 전압차들은 3.6V를 초과한다. 측면 확산 PMOS 장치인 LD M3은 허용되는 약 -4.50V의 드레인/게이트 전압차 및 허용되는 약 -4.40V의 드레인/소스 전압차를 갖는다. 측면 확산 NMOS 장치인 LD M4는 허용되는 4.50V의 드레인/게이트 및 드레인/소스 단자 전압차를 갖는다. 스위치 어셈블리(124)의 반도체 장치들의 모든 다른 단자들 간의 전압들은 3.6V 미만이다. 따라서, 각각의 반도체 장치의 각각의 단자들 간의 전압은 스위치 어셈블리(124)를 구성하는 데 사용되는 각각의 장치들의 장기간의 신뢰성 있는 동작을 위한 안전 한계들 내에 있다.

도 9는 도 3의 스위치가 폐쇄 상태로 설정될 때의 스위치의 전류 손실을 나타내는 플롯이다. 수직축은 음의 마이크로 암페어 단위의 전류 손실을 나타낸다. 수평축은 볼트 단위의 인가된 전력 버스 전압의 크기를 나타낸다. 도 9의 플롯에 도시된 바와 같이, 전류 손실(910)은 약 1.00V에서 5.25V까지 비교적 선형이며, 전력 버스 전압(고전압 포트(316) 상에 존재하는 전압)이 0.00V일 때 0.00 마이크로 암페어에서 버스 전압이 약 5.25V일 때 약 -16.60 마이크로 암페어까지 변한다. 따라서, 온 또는 "폐쇄" 상태는 비교적 크지 않은 전류 손실을 나타내며, 약 4.40V에서 5.25V까지의 버스 전압 레벨들에서의 "A" 장치와 "B" 장치 사이의 전력 버스 동작에 대한 USB-OTG SRP 요건을 만족시킨다.

도 10은 회로들 간의 전력을 관리하기 위한 방법의 일 실시예를 나타내는 흐름도이다. 방법(1000)은 블록 1002에서 시작하여, 제1 다중 포트 인터페이스가 내부 회로에 결합된다. 블록 1004에서, 제2 다중 포트 인터페이스가 외부 회로에 결합된다. 이어서, 블록 1006에 지시되는 바와 같이, 반도체 회로들의 네트워크가 제1 및 제2 다중 포트 인터페이스들 사이에 결합된다. 블록들 1002 내지 1006에 설명된 바와 같이 컴포넌트들이 배열되면, 블록 1008에 나타난 바와 같이, 반도체 회로들의 네트워크 내의 장치들의 단자들 간의 각각의 전압차가 신뢰성 임계치를 초과하지 않도록 각각의 전압차를 유지하면서, 제1 다중 포트 인터페이스에서 제2 다중 포트 인터페이스로의 도전성 경로를 개폐하도록 네트워크 내의 주 스위치 회로를 제1 상태 또는 제2 상태 중 하나로 설정하기 위해 반도체 회로들의 네트워크에 제어 신호를 인가한다.

스위치 어셈블리 및 전력 관리 방법들의 다양한 실시예가 설명되었지만, 본 개시의 범위 내에 있는 보다 많은 실시예들 및 구현들이 가능하다는 것은 이 분야의 통상의 기술자들에게 명백할 것이다. 또한, 스위치 어셈블리는 폐쇄 상태로 제어 가능하게 스위칭되어 외부 전원을 추가 회로들에 결합할 수 있고, 내부 전원의 존재하에 개방 상태로 제어 가능하게 스위칭되어 외부 회로들을 분리할 수 있다는 것을 이해해야 한다. 도면들에 도시되지 않고 위에서 설명되지 않은 이러한 추가적인 구성들 양자에서, 스위치 어셈블리는 반도체 회로들의 네트워크 내의 장치들의 단자들 간의 각각의 전압차가 신뢰성 임계치를 초과하지 않도록 각각의 전압차를 유지한다는 것을 알 수 있다. 따라서, 스위치 어셈블리 및 전력 관리 방법들은 첨부된 청구범위 및 그의 균등물들의 관점에서 외에는 제한되지 않아야 한다.

Claims

스위치 회로 어셈블리에 의해 회로들 간의 전력을 관리하는 방법으로서,

내부 회로에 결합되는 제1 다중 포트 인터페이스를 제공하는 단계;

외부 회로에 결합되는 제2 다중 포트 인터페이스를 제공하는 단계;

상기 제1 다중 포트 인터페이스와 상기 제2 다중 포트 인터페이스 사이에 반도체 회로들의 네트워크를 결합하는 단계;

상기 반도체 회로들의 네트워크 내의 장치들의 단자들 간의 각각의 전압차가 신뢰성 임계치를 초과하지 않도록 상기 각각의 전압차를 유지하면서, 상기 제1 다중 포트 인터페이스에서 상기 제2 다중 포트 인터페이스로의 도전성 경로를 개폐하도록 상기 네트워크 내에 위치하는 주 스위치 회로를 제1 상태 및 제2 상태 중 하나로 설정하기 위해 상기 반도체 회로들의 네트워크에 제어 신호를 인가하는 단계

를 포함하고,

상기 제어 신호를 인가하는 단계는 상기 제어 신호를 제1 및 제2 제어 회로들에 인가하는 단계를 포함하고, 상기 제1 제어 회로는 내부 포트 회로, 지원 네트워크 및 상기 제1 다중 포트 인터페이스에 결합되는 전력 관리 방법.
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제1항에 있어서, 상기 제1 제어 회로 및 상기 지원 네트워크 중 적어도 하나는 측면 확산형 금속 산화물 반도체 트랜지스터(laterally diffused metal-oxide semiconductor transistor)를 포함하는 전력 관리 방법.
제1항에 있어서, 상기 제2 제어 회로는 외부 포트 회로, 지원 네트워크 및 상기 제2 다중 포트 인터페이스에 결합되는 전력 관리 방법.
제5항에 있어서, 상기 제2 제어 회로 및 상기 지원 네트워크 중 적어도 하나는 측면 확산형 금속 산화물 반도체 트랜지스터를 포함하는 전력 관리 방법.
제1항에 있어서, 상기 각각의 제1 및 제2 다중 포트 인터페이스들을 제공하는 단계는 고전압, 중간 전압 및 접지를 제공하는 단계를 포함하는 전력 관리 방법.
제1항에 있어서, 상기 반도체 회로들의 네트워크를 결합하는 단계는 상기 내부 회로 및 상기 외부 회로 중 하나와 동일한 제조 프로세스를 이용하여 집적 회로를 형성하는 단계를 포함하는 전력 관리 방법.
제8항에 있어서, 상기 제조 프로세스는 단일 웰 프로세스(single well process)인 전력 관리 방법.
제8항에 있어서, 상기 반도체 회로들의 네트워크, 및 상기 내부 회로와 상기 외부 회로 중 하나는 단일 집적 회로 기판 상에 구현되는 전력 관리 방법.
제1항에 있어서, 상기 반도체 회로들의 네트워크를 결합하는 단계는 상기 주 스위치 회로, 지원 네트워크 및 각각의 내부 및 외부 포트 회로들을 배열하는 단계를 포함하는 전력 관리 방법.
제1항에 있어서, 상기 반도체 회로들의 네트워크를 결합하는 단계는 20 마이크로 암페어보다 큰 누설 전류가 상기 반도체 회로들의 네트워크를 가로지르는 것을 방지하는 단계를 포함하는 전력 관리 방법.
제1항에 있어서, 상기 반도체 회로들의 네트워크를 결합하는 단계는 단일 포지티브 채널 금속 산화물 반도체(PMOS) 장치를 이용하여 상기 주 스위치 회로를 형성하는 단계를 포함하는 전력 관리 방법.
스위치 회로 어셈블리로서,

각각의 고전압, 중간 전압 및 접지 포트들을 각각 갖는 제1 및 제2 다중 포트 인터페이스들;

상기 제1 및 제2 다중 포트 인터페이스들의 각각의 고전압 포트들 및 지원 네트워크에 결합되는 주 스위치 회로;

상기 제1 다중 포트 인터페이스의 중간 전압 포트, 내부 포트 제어 회로 및 상기 지원 네트워크에 결합되는 내부 포트 회로; 및

상기 제2 다중 포트 인터페이스의 중간 전압 포트, 외부 포트 제어 회로 및 상기 지원 네트워크에 결합되는 외부 포트 회로

를 포함하고,

상기 내부 포트 제어 회로는 상기 내부 포트 회로, 상기 지원 네트워크 및 상기 제1 다중 포트 인터페이스의 접지 포트에 결합되고, 상기 외부 포트 제어 회로는 상기 외부 포트 회로, 상기 지원 네트워크 및 상기 제2 다중 포트 인터페이스의 중간 전압 및 접지 포트들에 결합되고, 상기 주 스위치 회로는 상기 지원 네트워크에 응답하는 스위치 회로 어셈블리.
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제14항에 있어서, 상기 지원 네트워크는 상기 내부 포트 회로 및 상기 외부 포트 회로 양자에 응답하는 스위치 회로 어셈블리.
제14항에 있어서, 상기 내부 및 외부 포트 회로들은 제어 입력에 응답하는 스위치 회로 어셈블리.
제14항에 있어서, 상기 주 스위치 회로, 상기 지원 네트워크, 상기 내부 포트 회로 및 상기 외부 포트 회로는 제어 입력에 응답하여 상기 제1 및 제2 다중 포트 인터페이스들의 각각의 고전압 포트들 사이에 개방 회로로 기능하도록 구성되는 스위치 회로 어셈블리.
제14항에 있어서, 상기 주 스위치 회로, 상기 지원 네트워크, 상기 내부 포트 회로 및 상기 외부 포트 회로는 제어 입력에 응답하여 상기 제1 및 제2 다중 포트 인터페이스들의 각각의 고전압 포트들 사이에 단락 회로로 기능하도록 구성되는 스위치 회로 어셈블리.
제14항에 있어서, 상기 내부 포트 회로, 상기 외부 포트 회로 및 상기 지원 네트워크는 상기 어셈블리가 제어 입력을 통해 단락 회로로 기능하도록 지시될 때 20 마이크로 암페어보다 큰 누설 전류가 상기 어셈블리를 가로지르지 못하도록 구성되는 스위치 회로 어셈블리.
제14항에 있어서, 상기 내부 포트 회로, 상기 외부 포트 회로 및 상기 지원 네트워크는 상기 어셈블리가 제어 입력을 통해 개방 회로로 기능하도록 지시될 때 10 마이크로 암페어보다 큰 누설 전류가 상기 어셈블리를 가로지르지 못하도록 구성되는 스위치 회로 어셈블리.
제14항에 있어서, 상기 지원 네트워크는 상기 제1 및 제2 다중 포트 인터페이스들의 고전압 포트들에 더 결합되는 스위치 회로 어셈블리.
제14항에 있어서, 상기 주 스위치 회로는 포지티브 채널 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터를 포함하는 스위치 회로 어셈블리.
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