JP2700042B2 - 自己調節式インピーダンス整合ドライバ - Google Patents

自己調節式インピーダンス整合ドライバ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に、デジタル・ド
ライバ回路に関し、より詳細には、ある所定範囲内の未
知インピーダンスを有したネットワークを駆動するデジ
タル・ドライバ回路に関するものである。
【０００２】
【従来の技術】コンピュータ・プロセッサ・システムに
おけるデジタル・ドライバ、特にオープン・バス上に置
かれている信号を駆動するドライバでは、コンピュータ
・プロセッサ・システム全体の構成に依存して、ある所
定範囲内の任意の値となり得るインピーダンスをもった
負荷を駆動するよう求められることがある。例として、
図１に示したコンピュータ・プロセッサ・システムにつ
いて検討してみる。ＰＣ等のプロセッサ１０には、通
常、数個のアクセサリ、例えばプリンタ１２、ハード・
ディスク・ドライブ１４、及びメモリ・カード１６並び
に１８が接続している。プロセッサ１０とこれらの補助
デバイスとの間で、信号が１つ又はそれ以上のバス２０
を経由して送られるようになっている。このシステム・
バス２０に接続できるそのような補助デバイスの数は、
ユーザがこのシステムに対して何を設けるかに応じて変
わり得るものである。システムのこの構成に依存して、
プロセッサ１０からバス２０へのデジタル信号用の任意
の１つのドライバから見たンピーダンスは、ある範囲内
の多くの異なったインピーダンスの内のいずれか１つの
インピーダンスとなる、ということがある。加えて、プ
リンタ１２内のバス２０用のドライバ並びにメモリ・カ
ード１８内のバス２０用のドライバから見たバスの特性
インピーダンスは、その１つの構成に関して、ハード・
ドライブ１４及びメモリ・カード１６から見たインピー
ダンスとは異なったものとなる。
【０００３】また、デジタル・ドライバが既知でないイ
ンピーダンスを見るような上記とは他の状況も、デジタ
ル・データ・システム内にはある。１例として、図２に
示したものの如きメモリ・カードについて考えてみる。
典型的なメモリ・カードは、２つの主要な区分、即ちロ
ジック・モジュール２４とメモリ・モジュール２６を含
んでいる。そのロジック・モジュール２４は、メモリ・
モジュール２６をある組織された様式でもってアクセス
したり、制御機能を提供したり、エラー訂正能力及び直
接メモリ・アドレス指定能力を供するのに用いるもので
ある。各メモリ・カードのメモリ・モジュール２８は、
アレイ様式の組織となっている。このアレイ内で、それ
らモジュールは、任意の数のメモリ・バンクに分割され
ており、そしてそのような２つのメモリ・バンク、即ち
メモリ・バンクＡとメモリ・バンクＢを図２に示してあ
る。
【０００４】このタイプの構成に用いるドライバは、信
号をロジック・モジュール２４からアレイ・モジュール
２８へ駆動するものである。通常、それらの信号は、一
度に１０個乃至１２個のモジュールへ駆動されることに
なる。典型的なカードは、４０個から８０個のモジュー
ルをその上に有している。
【０００５】与えられるあるメモリ・カード２２は、こ
のカードがどのように構成されているかに依存したある
可変の数のモジュール２８をその上に有することにな
る。この結果、ロジック・モジュール２４内のドライバ
から見たインピーダンスは、カード２２のその構成に応
じて変化する。このようなことにも拘らず、ロジック・
モジュール２４内のドライバが見る負荷は、適正にしか
も適正な終端でもって駆動しなければならない。このよ
うにしない場合には、その不整合によって生じる反射
は、信号が有効であるとみなせるようになるまでに静ま
らなければならず、従って、信号遅延時間が増すことに
なる。負荷及びドライバに依存して、そのような遅延
は、非常に長くなることがある。従って、この状況にお
いても、ドライバのインピーダンスを負荷インピーダン
スに整合させることが非常に重要である。
【０００６】
【発明が解決しようとする課題】従って、駆動している
ネットワークの構成に依存して、変化し得る負荷に整合
するよう、そのインピーダンスを調節できる能力をもっ
たデジタル・データ・ドライバに対する必要性があるこ
とが判る。このようなドライバは、そのインピーダンス
を手動による介在無しに調節できることが非常に望まし
い。
【０００７】
【課題を解決するための手段】本発明はこれらの必要を
満たすものである。
【０００８】広い意味では、本発明は、所定範囲内の未
知のインピーダンスをもつ負荷を駆動するデジタル回路
用の自己調節式インピーダンス整合ドライバを提供する
ものであり、このドライバは、デジタル信号をそのデジ
タル回路へ駆動するためのドライバを含んでおり、また
このドライバは所定のインピーダンスを有している。こ
のドライバに結合したある選択可能のインピーダンス・
エレメントは、その所定インピーダンスを所望の異なっ
たインピーダンスへ選択可能に変化させるようにする。
この選択可能インピーダンス・エレメントに結合した最
終のエレメントは、ドライバの出力とデジタル回路の出
力とのインピーダンス差を検知し、そしてそのドライバ
のためのインピーダンスを自動的に選択して、ドライバ
のデジタル回路に対する最適のインピーダンス整合を得
るようにする。
【０００９】本発明の１つのより狭い観点に従い、デジ
タル回路用の自己調節式インピーダンス整合ドライバを
提供する。このドライバは、１つの入力及び１つの出力
を有しており、そして所定範囲内の未知インピーダンス
をもつ負荷を駆動するようにする。そのドライバの入力
には、ドライバ増幅器が接続している。このドライバ増
幅器は、回路用の電圧源に接続したプルアップ増幅器を
含んでおり、また回路アースに接続したプルダウン増幅
器を含んでいる。それらドライバ増幅器の出力と電圧源
との間には、第１の複数のトランジスタを並列に接続し
て設けるようにする。また、ドライバ増幅器の出力と回
路アースとの間には、第２の複数のトランジスタを並列
に接続する。第１の複数のトランジスタの任意の組合せ
及びこれと独立して第２の複数のトランジスタの任意の
組合せを選択的にイネーブルするためのエレメントを設
け、これによりドライバ増幅器のプルアップ遷移及びプ
ルダウン遷移のそれぞれに関して別々にドライバの出力
に対して任意の複数のインピーダンスを選択できるよう
にする。最後に、ドライバの出力とデジタル回路とのイ
ンピーダンス差を検知し、第１の複数のトランジスタの
第１の組合せ及び第２の複数のトランジスタの第２の組
合せを自動的に選択し、そしてこれをイネーブルするた
めのエレメントを設ける。それらの第１及び第２の組合
せは、負荷の特定のインピーダンスへの最適のインピー
ダンス整合を与えるように選択する。
【００１０】ドライバ負荷のインピーダンスはその構成
に応じて非常に変化し得るものであるため、本発明の原
理を応用することは、構成可能なシステムにおいては好
都合である。ここに開示する原理を適用すると、負荷に
整合することにより、ノイズ、オーバーシュート及びア
ンダーシュートの問題が改善できる。本発明では、ドラ
イバの出力インピーダンスをそれが駆動する回路のイン
ピーダンスへ自動的に調節するため、更に有利である。
【００１１】
【実施例】図３は、本発明の好ましい実施例のブロック
図である。その基本的な構成要素は、前置ドライバ３
０、出力段３２、比較器３４、１組のラッチ３６及び制
御ロジック・ブロック３８である。その出力段３２の出
力は、一般に、既知範囲内のある固定のしかし未知イン
ピーダンスをもった負荷４０を駆動するようになってい
る。
【００１２】この出力段３２は、ｐ型及びｎ型のＭＯＳ
トランジスタのアレイを含んでおり、この好ましい実施
例ではＣＭＯＳ技術によって実現している。その主ドラ
イバ・デバイスは、ｐ型デバイス４２及びｎ型デバイス
４４である。デバイス４２はプルアップ・トランジスタ
であり、一方デバイス４４はプルダウン・トランジスタ
である。ＶＤＤはこの回路の電源であり、ＧＮＤは回路
のアースである。この出力段３２の中には、３対のｐ型
デバイス４６−４８，５０−５２及び５４−５６を設け
ていて、出力ラインとＶＤＤとの間に接続してある。デ
バイス４８，５２及び５６は、前置ドライバ３０の出力
によってゲートし、一方デバイス４６，５０及び５４
は、ラッチ組３６の各出力によって独立にゲートするよ
うになっている。同様に、その出力ラインとアースとの
間には、３対のｎ型デバイス５８−６０，６２−６４及
び６６−６８を配設してあり、そしてこれらのデバイス
の作動は、直前に述べた３対のｐ型デバイスの作動と同
様である。
【００１３】主ドライバ・デバイス４２，４４は、特性
インピーダンスをもっており、これは、負荷４０が通常
の状態の下で呈すると最も予期されるインピーダンスに
等しいものである。以上に述べた諸デバイス対の各々
は、予め選択したある特性インピーダンスをもってお
り、これは、デバイス４２及び４４のそのインピーダン
スに並列に加わったときには、その場合によって、出力
段３２の特性インピーダンスを選択可能な形式で低減す
るという働きをもっている。上に述べた諸デバイス対
（以下、「増分式インピーダンス対」又は「増分式イン
ピーダンス・デバイス」と呼ぶ）の付加又は削除は、制
御ロジック３８の制御の下でのラッチ組３６の動作によ
って、ある形式（以下で述べる）で制御する。
【００１４】１つの試験繰返しにおいては、１つの入力
信号と１つのイネーブル信号とを前置ドライバ３０に印
加し、これにより出力信号が出力段３２の出力に現われ
るようにする。そのイネーブルした入力信号がこのドラ
イブ回路を伝播し、しかもどのような過渡成分もその出
力において実質上おさまるのに十分な時間をとる。そし
て、おさまると、出力信号は定常状態（高原）にあると
みなせる。出力信号のこの定常電圧は、次に比較器３４
に印加し、そしてここで基準電圧と比較する。その出力
段３２のインピーダンスと負荷４０のインピーダンスと
が実質的に同じ（インピーダンスが平衡した状態を示
す）時には、出力段３２の出力に現われる電圧は、実質
的にＶＤＤの半分となる。従って、その基準電圧は、Ｖ
ＤＤ／２に設定してある。
【００１５】この試験シーケンスは、幾つかの試験（こ
れらにおいて、上記の電圧比較を行なう）中継続する。
全ての増分式インピーダンス対は、最初はオンになって
いる。そのいずれの試験においても、上記の比較の結果
が、ｐ型デバイスの場合においては、出力電圧が基準電
圧より大きい（ｎ型デバイスの場合は小さい）場合、付
加的な諸ゲート対を増分式でオフにゲートし、これによ
り主出力ドライバ・デバイス４２，４４のインピーダン
スに並列のインピーダンスを減じる。その比較の結果が
逆の場合は、付加的な諸ゲート対はオンのままとする。
【００１６】増分式インピーダンス対の各々に関連する
インピーダンスは、全て同じとは限らない。むしろ、そ
れらは、ある範囲を最高から最低まで大ざっぱに連続し
て広がった値でもって設けてあり、ある意味では、増分
式インピーダンス貢献の最下位ビットから最上位ビット
までを表すようになっている。１実施例によれば、イン
ピーダンスをその最適値に調節するためにゲート対のど
れをイネーブルすべきかについて決めるために、逐次近
似アルゴリズムを利用する。最も高いインピーダンスを
表わす１ゲート対を単にオンにし、そしてそれを最小抵
抗をもつゲート対に向かって逐次的に続ける（あるいは
これを逆にする）ということを行なうのではなく、むし
ろ、全てのゲート対を最初にオンにする。そして次に、
最上位ビットを表わす最小インピーダンスのゲート対を
最初にオフにし、これにより全体のインピーダンスを全
範囲の中間に設定する。これは、出力段３２のための全
ての可能なインピーダンス値の範囲を、２つの部分、即
ち高部分と低部分とに分割する。次に、インピーダンス
のより高い部分にあるいはより低い部分に進むかについ
て、即ち、増分式インピーダンスのその最上位ビットが
オフに留まるべきかあるいはオンに戻るべきかについて
決定する試験を行なう。逐次近似法によると、この第１
のインピーダンス調節を行なった後、その潜在的に最適
な抵抗値の範囲を再び前と同じように２分するが、これ
は、次の下位ビットの増分式インピーダンスをオフにす
ることにより行ない、そして次にまた試験を行ない、以
下同様となる。
【００１７】３つの付加的な増分式インピーダンスを配
設した図３に示したような構成においては、インピーダ
ンスは、この逐次近似アルゴリズムの第３の繰返し後
に、負荷インピーダンスに近似的に（この構成の場合最
適に）整合すべきである。このインピーダンス整合法で
は、たった３つのパルスを送り出すだけで、８個の異な
った抵抗値に対してまで整合させることができる（その
プルアップ部分は立上り遷移時に整合させ、そしてプル
ダウン部分は立下り遷移時に整合させる）。
【００１８】Ｉ／Ｏドライバを必要とする在来のデジタ
ル回路における典型的なインピーダンス値は、２０から
１００オームの範囲にわたっている。この好ましい実施
例においてその範囲を用いると、設計者は、そのインピ
ーダンスについて心配することなく、このドライバを殆
んど全ての状況において用いることができるようにな
る。上記のように、３ビットの場合には、８個の異なっ
た抵抗値となる。しかしながら、これらの増分式インピ
ーダンス値の重み付けにより、それらの抵抗値の広がり
が決まる。好ましい本実施例は、先に２０オーム、４０
オーム、及び８０オームのインピーダンスを設けたある
設計システムにおいて使用するために開発したものであ
る。従って、それら特定の値を提供するよう試みた。し
かしながら、実用上の理由で、その２０オーム値は省く
ことになった。プロセスの変動によって利用するＭＯＳ
デバイスの抵抗値が変化するため、最も高いインピーダ
ンスは、１００オーム辺りに設定すべきであるが、その
理由は、ドライバから見た最も高いインピーダンスが実
際には８５オームの辺りとなるからである。これら全て
の増分式インピーダンスを付加し、これによりその最も
低いインピーダンスを実現する状態では、全体のインピ
ーダンスを２０オームにまで下げるのに必要な増分式イ
ンピーダンスを設けるには、非実用的なほど大きなデバ
イスを必要とする。従って、好ましい本実施例の場合、
抵抗値が公称プロセスにおいて３２オームから１００オ
ームの範囲になるようにサイズを選択した。
【００１９】プロセス条件が極端に変化すると、選択し
たそのデバイス・サイズは同一の抵抗値を生じなくなる
が、この回路はフィードバックを利用しているため、本
整合法は依然として効くことになる。実際、この整合法
は、公称試験ケース条件の下でも、うまく働くことが判
っている。
【００２０】本発明の好ましい本実施例における目標の
抵抗値は、以下の通りである。即ち、（ａ）主ドライバ
は１００オーム、（ｂ）第１増分は７５オーム、（ｃ）
第２増分は２００オーム、（ｄ）第３増分は４００オー
ムである。これらの抵抗値は、表１（図４）に示すよう
に、１００乃至３２オームの範囲の出力インピーダンス
を与えるようになっている。
【００２１】次に、以下で、図３に示したドライバのエ
レメントの各々をより詳細に記述する。
【００２２】図５は、図３に示した前置ドライバ３０の
ロジック図である。この前置ドライバの機能は、出力段
が高インピーダンス信号を依然として与えることができ
るようにしながら、ドライバ・イネーブル信号をドライ
バ入力信号でゲートすることである。これは、図示のよ
うに相互接続したＮＡＮＤゲート７０、インバータ７２
及びＮＯＲゲート７４を利用することによって実現して
いる。この前置ドライバ３０によって、次のことを確保
する。即ち、ａ）イネーブル「１」及び入力「１」によ
って、プルアップ・デバイスのみがオンになり、ｂ）イ
ネーブル「１」及び入力「０」によって、プルダウン・
デバイスのみがオンになり、そしてｃ）イネーブル
「０」によってプルアップ・デバイスとプルダウン・デ
バイスの両方がオフになり、高インピーダンス状態を与
える。これら全ては、いわゆる３状態ドライバにとって
は在来設計のものである。
【００２３】図６は、図３の出力段３２を図示したもの
である。この出力段３２の機能は、負荷に電流を供給す
ることである。その性能を最適化するために、出力段３
２をフィードバック回路（比較器３４、ラッチ段３６、
及び前置ドライバ３０）が使って、そのインピーダンス
を負荷４０のインピーダンスと整合させるようにしてい
る。
【００２４】上記のように、デバイスの対（例えばｐ型
デバイス４６及び４８）として増分式インピーダンス成
分を設けてあり、これらデバイス対は、イネーブルする
ことによって、それらの増分式インピーダンスを残りの
デバイス出力インピーダンスに並列に付加し、それによ
って全体の出力インピーダンスを所定の量だけ減少させ
るようになっている。信号ラインＢＩＴ１−６は、その
イネーブル操作を制御するものであり、図８（Ａ）及び
（Ｂ）に関連して以下に述べるラッチ回路から与えるよ
うになっている。
【００２５】図７は、図３の比較器３４の回路図であ
る。トランジスタ８０，８２，８４，８６及び８８は、
在来のＭＯＳ差動増幅器を構成している。デバイス９
０，９２及び９４は、デバイス８８及び１０２用のバイ
アスを設定する電圧バイアス・ストリングを構成してお
り、デバイス９０はまた、このストリングをオン／オフ
するスイッチング機能を提供するようになっている。上
述の比較機能用の基準電圧ＶＲＥＦは、（これらもまた
電圧バイアス・ストリングを構成している）デバイス９
６及び９８によって設定する。出力段３２の出力電圧は
ＶＩＮとしてデバイス８２に与えられる。最後に、デバ
イス１００及び１０２は、増幅段を構成しており、この
増幅段は、増幅を行なうのに加えて、出力がＶＤＤ／２
を中心にスイッチするようにレベル・シフトを行なうよ
うになっている。その出力信号ＣＯＭＰは、以下に述べ
るように、反転して上記のラッチに供給する。
【００２６】図８（Ａ）及び（Ｂ）は、図３に示したラ
ッチ組３６に用いる２種類のラッチの回路図である。こ
のラッチ組３６には、それらのそれぞれに３つの組を使
用している。図８（Ａ）に図示のラッチ（これ以後、場
合に応じてラッチ１、ラッチ２又はラッチ３と呼ぶ）
は、図３に図示のデバイス対５８−６０，６２−６４，
及び６６−６８（これ以後、ｎ対１、ｎ対２及びｎ対３
と呼ぶ）のそれぞれの包含又は削除を制御するのに用い
る。図８（Ｂ）に図示のラッチ（以下、場合に応じてラ
ッチ４、ラッチ５又はラッチ６と呼ぶ）は、図３に図示
のゲート対４６−４８，５０−５２及び５４−５６（以
下、ｐ対４、ｐ対５及びｐ対６と呼ぶ）のそれぞれの包
含又は削除を制御するのに用いるものである。
【００２７】ここでまず図８（Ａ）について説明する
と、デバイス１０４，１０６，１０８及び１１０は、在
来のラッチを構成しており、そしてデバイス１１２，１
１４及び１１６はそれぞれ、ストローブ機能、セット機
能、及びリセット機能を与えるようになっている。デバ
イス１１２に印加するストローブ信号（ＳＴＲＢ１，２
又は３）は、場合に応じて、このラッチの入力にあるデ
ータ信号「ＣＯＭＰ」のラッチ動作をイネーブルする。
このストローブ信号を発生するための回路は、以下で述
べる。また、その入力信号は、図７に関連して上述した
比較器回路からの反転した出力信号である。この図８
（Ａ）図示の構成をもったラッチ１、ラッチ２及びラッ
チ３の各々は、場合に応じて信号ＳＥＴＮ１，ＳＥＴＮ
２，又はＳＥＴＮ３の１つをそれぞれ得ることになる。
これらの信号は、比較試験の結果のラッチへのストロー
ブ動作をイネーブルし、これによりそれの関係するゲー
ト対を上記のシーケンスにおいて出力段３２から削除す
るのをイネーブルするようにする。ＲＥＳＥＴＢ信号
は、単にこのラッチのリセット機能を与えるものであ
る。図８（Ｂ）は、組３６のラッチ４、ラッチ５及びラ
ッチ６の回路図である。このラッチ回路の動作は、図８
（Ａ）に関連して上に述べた回路のものと実質的に同じ
である。ただし、デバイス１１４′及び１１６′の極性
は、デバイス対４６−４８，５０−５２及び５４−５６
の前のものとは異なったデバイス極性に適合するため
に、図８（Ａ）のデバイス１１４及び１１６の極性とは
逆になっている。このようにしなければ、この回路の動
作は同じである。
【００２８】図９は、システムクロックから上述のスト
ローブ信号を発生するのに用いるタイミング回路のブロ
ック図である。そのクロック信号は、ＮＡＮＤゲート１
１８の第１入力にまたスロー・インバータ１２０に印加
するようにし、そしてこのスロー・インバータ１２０の
出力は、そのＮＡＮＤゲート１１８の第２入力に接続し
ている。これらマナー・ゲート１１８とスロー・インバ
ータ１２０とを構成する回路は、実際には単安定回路で
ある。そのＮＡＮＤゲート１１８の出力は、ラッチ１に
関係したＮＯＲゲート１２２の第１の入力に与え、一
方、その第２の入力には制御ロジック３８（図３）から
の制御信号を与える。このＮＯＲゲート１２２の出力
は、ラッチ１用のストローブ信号となる。尚、ここで注
意されたいことは、ある所与のＩＣにおいては、インバ
ータ１２０とＮＡＮＤゲート１１８とは１つのみ設け、
そしてＮＯＲゲート１２２を、ＮＯＲゲート１２２′，
１２２″によって図示してあるように、ラッチ組３６内
の各ラッチに対して並列に設けてあることである。
【００２９】次に、図３の制御ロジック３８の動作につ
いて述べる。制御ロジック３８は在来のロジック回路か
ら成るものであり、その詳細な構成は、当業者の設計技
量の範囲内に十分あるものである。その詳細な回路構成
は特別関連するものではなく、その制御ロジック３８の
重要な部分は、それが発生しそして図３に示す回路の残
りの部分に印加する種々の信号のタイミングである。こ
こで銘記すべきことは、好ましい本実施例をその設計シ
ステムに適合させる際、その制御ロジック３８はある所
与のＩＣ回路には一つのみ設け、そしてこのドライバ回
路の残りの部分にはそのＩＣ回路全体にわたって各々の
ドライバを設ける点である。
【００３０】制御ロジック３８は、試験電圧パルスを送
出し、そしてインピーダンス整合が完了すると、そのフ
ィードバック回路をオフにするようにする。この制御ロ
ジック３８は、上記のように、出力段３２を負荷に対し
インピーダンス整合させる際に関連する一連の試験即ち
試験シーケンスを実行するものである。制御ロジック３
８は、デジタル・データ・システム（図示せず）と本ド
ライバとの間のインターフェースであり、従ってそのシ
ステムに対して透明（例外は、そのシステムが、パワー
アップ後、ある信号を制御ロジック３８に送って、これ
によりその制御ロジック３８に上記試験シーケンスを開
始させ、そしてこのシーケンス後、制御ロジックがセッ
トアップが完了したことを示す信号をそのシステムに送
る、という点である）となるよう意図している。
【００３１】次に、図１０について説明する。先ず、イ
ネーブル信号（ＥＮＡＢＬＥ）を活性化させて、前置ド
ライバ３０（図３）を、高インピーダンス状態に留まる
のではなく、データ信号を出力段３２に送れるようにす
る。これと同時に、比較器３４をパワーアップする試験
信号（ＴＥＳＴ）を印加する。これに続いて、ＲＥＳＥ
Ｔ信号及びＲＥＳＥＴＢ信号をパルス化し、これにより
ラッチ３６を、出力段３２内の全ての増分式インピーダ
ンス・ゲート対がイネーブルとなる状態にセットする。
【００３２】次に、ＳＥＴＰ４ラインをパルス化し、こ
れによりｐチャンネル・インピーダンスの最上位ビット
に関連するラッチ、即ちラッチ４をセットして、それを
出力段３２から除去する。
【００３３】次に、正に立上る入力パルスを前置ドライ
バ３０の入力（ＩＮＰＵＴ）ラインに印加する。この直
後に、ＣＮＲＴＬ４ラインをローにし、そしてＣＬＫ信
号をパルス化し、これにより比較器３４の比較結果をビ
ット４に関連するラッチ内に捕捉し、その出力信号の伝
播遅延及びセトリングを許容する。このタイミングはＣ
ＬＫ信号によって決定する。
【００３４】次に、ＳＥＴＮ１信号をパルス化し、これ
によりｎチャンネル・インピーダンスの最上位ビットを
オフにし、この後、上記の如きＩＮＰＵＴ信号の負に立
下る遷移、ＣＮＴＲＬ１信号、及びＣＬＫ信号が続い
て、その試験結果をビット１に関連するラッチ内に捕捉
する。
【００３５】本シーケンスは、ｐチャンネル試験とｎチ
ャンネル試験を交互に行いながら次に下位のビットに関
して続行し、そして最終的に最下位ビットまで行って、
本試験を完了する。
【００３６】次に、図１１は、プルアップ増分式インピ
ーダンス対に関して、上記のシーケンスを論理フローで
示し、また、その論理フローを信号のシーケンスに結び
つけたフローチャートである。図１２は、図１１のフロ
ーチャートに似ているが、プルダウン対に対してのフロ
ーチャートである。実施の際には、これらのチャート
は、試験が入力信号の「立上り」遷移及び「立下り」遷
移に交互に進むため、事実上「インターリーブ」とな
り、プルアップ対そして次にプルダウン対と増分式で交
互に調節を行なう。
【００３７】図１１及び図１２においては、「ワード」
について言及している。このワードは、３ビットの増分
式インピーダンスに対応しており、これはある特定のイ
ンピーダンスが「オン」（ビット「１」）であるか「オ
フ」（ビット「０」）であるかを指示するものである。
「Ｘ」という値は、フローチャートのその枝において、
斯かるビットが前の１つ又は複数の動作においてこのビ
ット位置に対してセットされた任意の値をもつ、という
ことを示している。従って、１，０，１というワード値
は、最上位ビットＭＳＢと最下位ビットＬＳＢとが「オ
ン」であり、そして「次」上位ビットＮＳＢが「オフ」
であるという状態に対応している。また、１，Ｘ，０と
いうワード値は、最上位ビットが「オン」であり、最下
位ビットが「オフ」であり、次上位ビットがその前の動
作においてセットされた任意の値である、という状態に
対応している。任意の特定のワード値が表わすその次の
出力インピーダンス値に関しては、表１（図４）を参照
されたい。
【００３８】以上に、本発明について、その好ましい実
施例で特定して図示し説明したが、本発明の精神及び範
囲から逸脱することなく、形態及び細部に種々の変更を
成すことができることが当業者には理解されよう。例え
ば、インピーダンス増分の値に関してだけでなくその数
に関しても変更できる、ということは理解されるべきで
ある。加えて、他に存在する技術あるいは技術の進歩に
よって、適用可能でありしかも本発明の精神及び範囲か
ら依然として逸脱しない、出力インピーダンス変更の新
しい方法も提供されるであろう。
【図面の簡単な説明】
【図１】従来技術のあるコンピュータ・プロセッサ・シ
ステムの構成を示した図である。
【図２】ロジック・モジュールによってそれぞれ駆動さ
れる２つのメモリ・モジュール・バンクを含んだ従来技
術のメモリ・カードを示す図である。
【図３】本発明の好ましい実施例のブロック図である。
【図４】図３に示した諸トランジスタの種々の選択に対
する、組合せ及びその対応の出力インピーダンス値を示
す図表である。
【図５】図３に示した前置ドライバ段のロジック図であ
る。
【図６】図３に示したそのドライバの出力段の回路図で
ある。
【図７】図３に示した比較器の回路図である。
【図８】（Ａ）と（Ｂ）は、図３に示した１組のラッチ
３６内に用いる２つのラッチ回路の回路図である。
【図９】図３に示した実施例において用いるタイミング
発生回路の回路図である。
【図１０】図３に示した実施のための制御回路の臨界タ
イミングを示す図である。
【図１１】ゲートのプルアップ対の事象のシーケンスを
示すフローチャート図である。
【図１２】ゲートのプルダウン対の事象のシーケンスを
示すフローチャート図である。
【符号の説明】
１０：プロセッサ、１２：プリンタ、１４：ハード・デ
ィスク・ドライブ、１６，１８，２２：メモリ・カー
ド、２４：ロジック・モジュール、２６：メモリ・モジ
ュール、３０：前置ドライバ、３２：出力段、３４：比
較器、３６：ラッチ組、３８：制御ロジック、４０：負
荷。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス・ウィラード・スタウト アメリカ合衆国05468、バーモント州 ミルトン、シェルドン・ロード 38番地 (56)参考文献 特開 昭64−20720（ＪＰ，Ａ) 特開 昭61−137421（ＪＰ，Ａ) 特開 昭62−38616（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】１つの入力及び１つの出力を有し且つ所定
    範囲内の未知インピーダンスをもつ負荷を駆動する自己
    調節式インピーダンス整合ドライバであって、 前記ドライバの出力と電圧源との間に接続されたプルア
    ップ・デバイス及びゲート・デバイスの直列対の複数個
    と、 前記ドライバの出力とアースとの間に接続されたプルダ
    ウン・デバイス及びゲート・デバイスの直列対の複数個
    と、 前記複数のプルアップ・デバイス及び前記複数のプルダ
    ウン・デバイスの一方または他方を選択的に動作させる
    ための入力手段と、 前記プルアップ・デバイスに接続された複数のゲート・
    デバイスの任意の組合せ及びこれと独立して前記プルダ
    ウン・デバイスに接続された複数のゲート・デバイスの
    任意の組合せを選択的にイネーブルするイネーブル信号
    をラッチする前記複数のゲートの各々に対応するラッチ
    手段と、 前記ドライバの出力と前記負荷とのインピーダンス差を
    検知するために前記ドライバの出力を基準値と比較する
    比較手段と、 前記ドライバの出力のプルアップ遷移及びプルダウン遷
    移の両方に対して独立して、任意の複数のインピーダン
    スを前記ドライバの出力に対して選択できるようにする
    ために、前記ラッチ手段を一時に一つづつ逐次に選択
    し、前記比較手段の出力に応答して、該選択されたゲー
    トをイネーブルするイネーブル信号を前記ラッチ手段に
    逐次与える選択手段と、 を含むことを特徴とする自己調節式インピーダンス整合
    ドライバ。
  2. 【請求項２】前記複数のゲート・デバイスの各々は異な
    るインピーダンスをそれぞれ有し、 前記選択手段は前記複数のラッチの各々に対するイネー
    ブル信号を所定の順序で順次選択し、前記ゲート・デバ
    イスの各々に対応する前記ラッチに与える手段を含むこ
    とを特徴とする請求項１に記載の自己調節式インピーダ
    ンス整合ドライバ。
JP3101511A 1990-06-07 1991-05-07 自己調節式インピーダンス整合ドライバ Expired - Lifetime JP2700042B2 (ja)

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