JP2000091902A - インタフェース回路及びこれを含む入力バッファ集積回路 - Google Patents
インタフェース回路及びこれを含む入力バッファ集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】
【課題】 信号波形のリンギングを有効に防止する。
【解決手段】 バッファ集積回路４内において、入力バ
ッファ５への入力信号のレベルと基準レベルとを比較器
CMP1において比較する。この比較回路の比較結果に応じ
てトランジスタNTR1をオンオフ動作し、入力信号のレベ
ルを制御する。 【効果】 出力バッファ２からの波形のリンギングが大
きい場合でも、このリンギングを“Ｈ”レベル信号と認
識することはなく、誤動作を起こさない。
ッファ５への入力信号のレベルと基準レベルとを比較器
CMP1において比較する。この比較回路の比較結果に応じ
てトランジスタNTR1をオンオフ動作し、入力信号のレベ
ルを制御する。 【効果】 出力バッファ２からの波形のリンギングが大
きい場合でも、このリンギングを“Ｈ”レベル信号と認
識することはなく、誤動作を起こさない。
Description
【０００１】
【発明の属する技術分野】本発明はインタフェース回路
及びこれを含む入力バッファ集積回路に関し、特にパー
ソナルコンピュータ（以下、ＰＣと呼ぶ）等の出力信号
を入力とする周辺機器等に設けられそのＰＣ等の出力信
号を入力とする入力バッファへの入力信号レベルを制御
するインタフェース回路及びこれを含む入力バッファ集
積回路に関する。
及びこれを含む入力バッファ集積回路に関し、特にパー
ソナルコンピュータ（以下、ＰＣと呼ぶ）等の出力信号
を入力とする周辺機器等に設けられそのＰＣ等の出力信
号を入力とする入力バッファへの入力信号レベルを制御
するインタフェース回路及びこれを含む入力バッファ集
積回路に関する。
【０００２】
【従来の技術】図１０はＰＣと周辺機器とのデータ授受
を行う従来のインターフェースの構成を示す図である。
同図に示されているインターフェースは、ＰＣ側の出力
バッファ２と、周辺側の入力バッファ５と、これら両バ
ッファ双方を接続するケーブル３とを含んで構成されて
いる。出力バッファ２は１チップに集積化されたバッフ
ァ集積回路１内に設けられている。また、入力バッファ
５は１チップに集積化されたバッファ集積回路６内に設
けられている。
を行う従来のインターフェースの構成を示す図である。
同図に示されているインターフェースは、ＰＣ側の出力
バッファ２と、周辺側の入力バッファ５と、これら両バ
ッファ双方を接続するケーブル３とを含んで構成されて
いる。出力バッファ２は１チップに集積化されたバッフ
ァ集積回路１内に設けられている。また、入力バッファ
５は１チップに集積化されたバッファ集積回路６内に設
けられている。
【０００３】このようなインターフェースにおいて、出
力バッファ２の出力段と入力バッファ５の入力段とのイ
ンピーダンスが不整合であると、入力バッファ５の入力
段において信号に反射が生じる。この反射により、入力
バッファ５の入力段の信号には図１１のシミュレーショ
ン波形ようなリンギングが発生する。同図中、PCOUTは
図１０のＰＣ側出力バッファ１の出力波形、PERIINは周
辺機器側の入力バッファ５の入力波形に夫々対応してい
る。なお、同図には、信号の立下り時の動作が示されて
いる。
力バッファ２の出力段と入力バッファ５の入力段とのイ
ンピーダンスが不整合であると、入力バッファ５の入力
段において信号に反射が生じる。この反射により、入力
バッファ５の入力段の信号には図１１のシミュレーショ
ン波形ようなリンギングが発生する。同図中、PCOUTは
図１０のＰＣ側出力バッファ１の出力波形、PERIINは周
辺機器側の入力バッファ５の入力波形に夫々対応してい
る。なお、同図には、信号の立下り時の動作が示されて
いる。
【０００４】
【発明が解決しようとする課題】ところで、ＰＣと周辺
機器とのインターフェースで多く用いられているＡＴ
（ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ）インター
フェースでは、ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ ｔｒａ
ｎｓｉｓｔｏｒ ｌｏｇｉｃ）規格に基づきデータの授
受を行っている。このため、図１１中の期間（ａ）のよ
うに波形のリンギングが０．８Ｖを超えると、周辺機器
側の入力バッファ５では、このリンギングを“Ｈ”レベ
ル信号と認識し誤動作を起こすおそれがある。
機器とのインターフェースで多く用いられているＡＴ
（ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ）インター
フェースでは、ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ ｔｒａ
ｎｓｉｓｔｏｒ ｌｏｇｉｃ）規格に基づきデータの授
受を行っている。このため、図１１中の期間（ａ）のよ
うに波形のリンギングが０．８Ｖを超えると、周辺機器
側の入力バッファ５では、このリンギングを“Ｈ”レベ
ル信号と認識し誤動作を起こすおそれがある。
【０００５】本来、反射によるリンギングはインピーダ
ンスの整合により低減できるが、不特定のＰＣとの接続
を要求される周辺機器については、ＰＣ側の出力ドライ
バ、接続ケーブル、接続コネクタ等の仕様、材質の相違
により状態が変わってしまうためインピーダンス整合が
難しく、有効なリンギング対策にはなっていない。
ンスの整合により低減できるが、不特定のＰＣとの接続
を要求される周辺機器については、ＰＣ側の出力ドライ
バ、接続ケーブル、接続コネクタ等の仕様、材質の相違
により状態が変わってしまうためインピーダンス整合が
難しく、有効なリンギング対策にはなっていない。
【０００６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は信号波形のリ
ンギングを有効に防止することのできるインタフェース
回路及びこれを含む入力バッファ集積回路を提供するこ
とである。
るためになされたものであり、その目的は信号波形のリ
ンギングを有効に防止することのできるインタフェース
回路及びこれを含む入力バッファ集積回路を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明によるインタフェ
ース回路は、第１の装置の出力信号を入力とする第２の
装置に設けられ前記出力信号を入力とする入力バッファ
への入力信号レベルを制御するインタフェース回路であ
って、前記出力信号のレベルと所定基準レベルとの比較
結果に応じて前記入力信号レベルを制御する制御手段を
含むことを特徴とする。また、前記制御手段は、前記出
力信号のレベルと前記基準レベルとを比較する比較回路
と、この比較回路の比較結果に応じてオンオフ動作して
前記入力信号レベルを制御するスイッチング素子とを含
むことを特徴とする。
ース回路は、第１の装置の出力信号を入力とする第２の
装置に設けられ前記出力信号を入力とする入力バッファ
への入力信号レベルを制御するインタフェース回路であ
って、前記出力信号のレベルと所定基準レベルとの比較
結果に応じて前記入力信号レベルを制御する制御手段を
含むことを特徴とする。また、前記制御手段は、前記出
力信号のレベルと前記基準レベルとを比較する比較回路
と、この比較回路の比較結果に応じてオンオフ動作して
前記入力信号レベルを制御するスイッチング素子とを含
むことを特徴とする。
【０００８】一方、本発明による入力バッファ集積回路
は、第１の装置の出力信号を入力とする第２の装置に設
けられ前記出力信号を入力とする入力バッファと、前記
第２の装置に設けられ前記入力バッファへの入力信号レ
ベルを制御するインタフェース回路とが１チップに集積
されてなる入力バッファ集積回路であって、前記インタ
フェース回路は、前記出力信号のレベルと所定基準レベ
ルとの比較結果に応じて前記入力信号レベルを制御する
制御手段を含むことを特徴とする。前記制御手段は、前
記出力信号のレベルと前記基準レベルとを比較する比較
回路と、この比較回路の比較結果に応じてオンオフ動作
して前記入力信号レベルを制御するスイッチング素子と
を含むことを特徴とする。
は、第１の装置の出力信号を入力とする第２の装置に設
けられ前記出力信号を入力とする入力バッファと、前記
第２の装置に設けられ前記入力バッファへの入力信号レ
ベルを制御するインタフェース回路とが１チップに集積
されてなる入力バッファ集積回路であって、前記インタ
フェース回路は、前記出力信号のレベルと所定基準レベ
ルとの比較結果に応じて前記入力信号レベルを制御する
制御手段を含むことを特徴とする。前記制御手段は、前
記出力信号のレベルと前記基準レベルとを比較する比較
回路と、この比較回路の比較結果に応じてオンオフ動作
して前記入力信号レベルを制御するスイッチング素子と
を含むことを特徴とする。
【０００９】要するに本発明では、ＰＣとその周辺機器
（磁気ディスクドライブ、フロッピディスクドライブ
等）とのインターフェースにおいて、周辺機器側の入力
バッファの入力部にアクティブクランプ回路を設けてい
るのである。
（磁気ディスクドライブ、フロッピディスクドライブ
等）とのインターフェースにおいて、周辺機器側の入力
バッファの入力部にアクティブクランプ回路を設けてい
るのである。
【００１０】そして、基準電圧を例えば、−０．３Ｖに
設定することにより、入力波形のアンダーシュートに起
因するリンギングを低減することができる。また回路構
成の変更により規定以上の電圧レベルに対してクランプ
をかけ、オーバシュートに起因するリンギングを低減で
きる。
設定することにより、入力波形のアンダーシュートに起
因するリンギングを低減することができる。また回路構
成の変更により規定以上の電圧レベルに対してクランプ
をかけ、オーバシュートに起因するリンギングを低減で
きる。
【００１１】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１２】図１は本発明によるインタフェース回路の
実施の一形態を示すブロック図である。同図において
は、出力バッファ２はバッファ集積回路１内に設けら
れ、また、入力バッファ５はバッファ集積回路４内に設
けられ、これらがケーブル３で接続されている。バッフ
ァ集積回路４は、入力バッファ５の他、比較器CMP1と、
クランプ用トランジスタNTR1と、２入力ＮＯＲゲートNO
R1とを含んで構成されている。
実施の一形態を示すブロック図である。同図において
は、出力バッファ２はバッファ集積回路１内に設けら
れ、また、入力バッファ５はバッファ集積回路４内に設
けられ、これらがケーブル３で接続されている。バッフ
ァ集積回路４は、入力バッファ５の他、比較器CMP1と、
クランプ用トランジスタNTR1と、２入力ＮＯＲゲートNO
R1とを含んで構成されている。
【００１３】ここで、比較器CMP1の回路構成の一例が図
２に示されている。同図において、比較器CMP1は基準電
位入力端子ＶREF 、比較信号入力端子ＶIN、ストップ信
号入力端子STOP、比較結果出力端子ＶO の各端子を持
ち、バイアス電圧を生成するトランジスタＭ１６、Ｍ１
７、Ｍ１９及びＭ１８と、差分比較部を構成するＭ８、
Ｍ５、Ｍ９、Ｍ６、Ｍ３、Ｍ１、Ｍ４及びＭ２と、比較
結果出力部を構成するＭ１０及びＭ１１と、ストップ信
号入力による動作停止用のトランジスタＭ２１及びＭ２
０並びにインバータＭ２２とを含んで構成されている。
２に示されている。同図において、比較器CMP1は基準電
位入力端子ＶREF 、比較信号入力端子ＶIN、ストップ信
号入力端子STOP、比較結果出力端子ＶO の各端子を持
ち、バイアス電圧を生成するトランジスタＭ１６、Ｍ１
７、Ｍ１９及びＭ１８と、差分比較部を構成するＭ８、
Ｍ５、Ｍ９、Ｍ６、Ｍ３、Ｍ１、Ｍ４及びＭ２と、比較
結果出力部を構成するＭ１０及びＭ１１と、ストップ信
号入力による動作停止用のトランジスタＭ２１及びＭ２
０並びにインバータＭ２２とを含んで構成されている。
【００１４】なお、同図中、各トランジスタに付されて
いる「Ｎ＝Ｗ／Ｌ」又は「Ｐ＝Ｗ／Ｌ」（ＷとＬは任意
の数値）はトランジスタのサイズを示しており、Ｗはゲ
ート幅、Ｌはゲート長を意味する。ＮはＮ型ＭＯＳ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
トランジスタを意味し、ＰはＰ型ＭＯＳトランジスタを
意味する。インバータＭ２２は、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタで構成されている。１０／
７．５は、ＰＭＯＳトランジスタのサイズとＮＭＯＳト
ランジスタのサイズとの比率（ＰＭＯＳトランジスタサ
イズ／ＮＭＯＳトランジスタサイズ）を示している。
いる「Ｎ＝Ｗ／Ｌ」又は「Ｐ＝Ｗ／Ｌ」（ＷとＬは任意
の数値）はトランジスタのサイズを示しており、Ｗはゲ
ート幅、Ｌはゲート長を意味する。ＮはＮ型ＭＯＳ（Ｍ
ｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
トランジスタを意味し、ＰはＰ型ＭＯＳトランジスタを
意味する。インバータＭ２２は、ＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタで構成されている。１０／
７．５は、ＰＭＯＳトランジスタのサイズとＮＭＯＳト
ランジスタのサイズとの比率（ＰＭＯＳトランジスタサ
イズ／ＮＭＯＳトランジスタサイズ）を示している。
【００１５】同図に示されている比較器は一般的な回路
により構成されている。しかし、差動比較部のトランジ
スタＭ５とＭ６とのトランジスタサイズが異なる。これ
によりこの比較器は、オフセットを持った比較器として
動作する。
により構成されている。しかし、差動比較部のトランジ
スタＭ５とＭ６とのトランジスタサイズが異なる。これ
によりこの比較器は、オフセットを持った比較器として
動作する。
【００１６】まずストップ信号入力端子STOPが“Ｈ”の
場合について説明する。この場合、トランジスタＭ１６
がＯＦＦ、Ｍ２１がＯＮになり、ノードＭ１６０がグラ
ンド（ＧＮＤ）レベルになるため、トランジスタＭ１
７、Ｍ１８、Ｍ７、Ｍ１１がＯＦＦになる。またＭ２０
が電源（ＶDD）レベルになるためトランジスタＭ１９、
Ｍ８、Ｍ９がＯＦＦとなる。よって全ての電源（ＶDD）
−グランド（ＧＮＤ）間の電流パスは切断され、ストッ
プ状態になる。
場合について説明する。この場合、トランジスタＭ１６
がＯＦＦ、Ｍ２１がＯＮになり、ノードＭ１６０がグラ
ンド（ＧＮＤ）レベルになるため、トランジスタＭ１
７、Ｍ１８、Ｍ７、Ｍ１１がＯＦＦになる。またＭ２０
が電源（ＶDD）レベルになるためトランジスタＭ１９、
Ｍ８、Ｍ９がＯＦＦとなる。よって全ての電源（ＶDD）
−グランド（ＧＮＤ）間の電流パスは切断され、ストッ
プ状態になる。
【００１７】次に、ストップ信号入力端子STOPが“Ｌ”
の場合について説明する。この場合、トランジスタＭ２
１、Ｍ２０はＯＦＦになり、トランジスタＭ１６はＯＮ
になる。よってまずトランジスタＭ１６、Ｍ１７よりバ
イアス電圧Ｍ１６０が生成される。バイアス電圧の値は
図３に示されている両トランジスタのＤＣ特性の交点で
ある約１．４Ｖに決定する。
の場合について説明する。この場合、トランジスタＭ２
１、Ｍ２０はＯＦＦになり、トランジスタＭ１６はＯＮ
になる。よってまずトランジスタＭ１６、Ｍ１７よりバ
イアス電圧Ｍ１６０が生成される。バイアス電圧の値は
図３に示されている両トランジスタのＤＣ特性の交点で
ある約１．４Ｖに決定する。
【００１８】続いてトランジスタＭ１８及びＭ１９によ
りバイアス電圧Ｍ１９０が生成される。このバイアス電
圧の値は図４に示されている両トランジスタのＤＣ特性
の交点である約２．８Ｖとなる。
りバイアス電圧Ｍ１９０が生成される。このバイアス電
圧の値は図４に示されている両トランジスタのＤＣ特性
の交点である約２．８Ｖとなる。
【００１９】この２つのバイアス電圧にコントロールさ
れ、差動比較部は動作する。すなわち、トランジスタＭ
８、Ｍ９はバイアス電圧にコントロールされ、定電流源
として働き、各々Ｍ５、Ｍ６との関係で電圧Ｍ８０、Ｍ
９０が決定される。
れ、差動比較部は動作する。すなわち、トランジスタＭ
８、Ｍ９はバイアス電圧にコントロールされ、定電流源
として働き、各々Ｍ５、Ｍ６との関係で電圧Ｍ８０、Ｍ
９０が決定される。
【００２０】図５には基準電圧ＶREF ＝０Ｖ、入力信号
電圧レベルＶIN＝０Ｖの時のトランジスタＭ８、Ｍ９、
Ｍ５及びＭ６のＤＣ特性が示されている。同図に示され
ているように、夫々の交点である２．７Ｖ、２．９Ｖが
電圧Ｍ８０、Ｍ９０となる。このようにトランジスタＭ
５、Ｍ６のトランジスタサイズの相違により、オフセッ
トが生じている。
電圧レベルＶIN＝０Ｖの時のトランジスタＭ８、Ｍ９、
Ｍ５及びＭ６のＤＣ特性が示されている。同図に示され
ているように、夫々の交点である２．７Ｖ、２．９Ｖが
電圧Ｍ８０、Ｍ９０となる。このようにトランジスタＭ
５、Ｍ６のトランジスタサイズの相違により、オフセッ
トが生じている。
【００２１】トランジスタＭ１、Ｍ２は各々電圧Ｍ８
０、Ｍ９０を受けて動作するが、バイアス電圧Ｍ１６０
にコントロールされ定電流源として動作するトランジス
タＭ７により２つのトランジスタのドレイン−ソース間
電流の総和は一定となる。このためトランジスタＭ１と
トランジスタＭ２のＯＮ抵抗の差より両方のトランジス
タの電流に差が発生し、電圧Ｍ３０と電圧Ｍ４０に電位
差が発生する。
０、Ｍ９０を受けて動作するが、バイアス電圧Ｍ１６０
にコントロールされ定電流源として動作するトランジス
タＭ７により２つのトランジスタのドレイン−ソース間
電流の総和は一定となる。このためトランジスタＭ１と
トランジスタＭ２のＯＮ抵抗の差より両方のトランジス
タの電流に差が発生し、電圧Ｍ３０と電圧Ｍ４０に電位
差が発生する。
【００２２】差動比較部のＭ４０のレベルを受け、比較
結果出力部のＭ１１とＭ１０より比較結果ＶO が決定さ
れる。
結果出力部のＭ１１とＭ１０より比較結果ＶO が決定さ
れる。
【００２３】図６には差動比較部及び比較結果出力部の
ＶREF ＝０Ｖ、ＶIN＝−１〜＋５Ｖの時のＤＣ特性を示
されている。トランジスタＭ５のゲート電圧であるＶRE
F が一定のため、電圧Ｍ８０の値が一定であるのに対
し、電圧Ｍ９０はＶINの値に応じて変化し、ＶIN＝−
０．３ＶでＭ８０＝Ｍ９０、Ｍ３０＝Ｍ４０となる。こ
の状態を境界にＶIN＜−０．３Ｖの時、Ｍ８０＞Ｍ９
０、Ｍ３０＜Ｍ４０によりＶO ＝“Ｌ”になり、、ＶIN
＞−０．３Ｖの時、Ｍ８０＜Ｍ９０、Ｍ３０＞Ｍ４０に
よりＶO ＝“Ｈ”になる。
ＶREF ＝０Ｖ、ＶIN＝−１〜＋５Ｖの時のＤＣ特性を示
されている。トランジスタＭ５のゲート電圧であるＶRE
F が一定のため、電圧Ｍ８０の値が一定であるのに対
し、電圧Ｍ９０はＶINの値に応じて変化し、ＶIN＝−
０．３ＶでＭ８０＝Ｍ９０、Ｍ３０＝Ｍ４０となる。こ
の状態を境界にＶIN＜−０．３Ｖの時、Ｍ８０＞Ｍ９
０、Ｍ３０＜Ｍ４０によりＶO ＝“Ｌ”になり、、ＶIN
＞−０．３Ｖの時、Ｍ８０＜Ｍ９０、Ｍ３０＞Ｍ４０に
よりＶO ＝“Ｈ”になる。
【００２４】このため、図１に示されている回路構成の
ようにＶREF ＝０Ｖに設定された場合、比較器CMP1はＶ
IN＜−０．３Ｖの時、ＶO ＝“Ｌ”、ＶIN＞−０．３Ｖ
の時、ＶO ＝“Ｈ”となる比較器として動作する。
ようにＶREF ＝０Ｖに設定された場合、比較器CMP1はＶ
IN＜−０．３Ｖの時、ＶO ＝“Ｌ”、ＶIN＞−０．３Ｖ
の時、ＶO ＝“Ｈ”となる比較器として動作する。
【００２５】次に図１中のアクティブクランプ部につい
て、説明する。
て、説明する。
【００２６】（１）信号STOP＝“Ｌ”の時 前述のようにCMP1は入力レベルが−０．３Ｖ以上の時、
出力CMPOUT＝“Ｌ”、クランプ用トランジスタNTR1はＯ
ＦＦとなる。よってこの状態で通常の入力バッファとし
て機能する。
出力CMPOUT＝“Ｌ”、クランプ用トランジスタNTR1はＯ
ＦＦとなる。よってこの状態で通常の入力バッファとし
て機能する。
【００２７】これに対し、入力レベルが−０．３Ｖより
小さい時、出力CMPOUT＝“Ｈ”、クランプ用トランジス
タNTR1はＯＮになり、入力レベルを０Ｖにクランプしよ
うと働く。
小さい時、出力CMPOUT＝“Ｈ”、クランプ用トランジス
タNTR1はＯＮになり、入力レベルを０Ｖにクランプしよ
うと働く。
【００２８】この動作が実際のリンギング波形に対して
どのように働くかを示したシミュレーション結果が図７
に示されている。同図においてＰＣOUT は図１中のＰＣ
側出力バッファ１の出力信号に、PERIINは周辺側入力バ
ッファ５の入力信号に、CMPOUTは比較器CMP1の比較結果
出力信号に、ＮＯＲ１０は２入力ＮＯＲゲートNOR1の出
力信号に夫々対応する。
どのように働くかを示したシミュレーション結果が図７
に示されている。同図においてＰＣOUT は図１中のＰＣ
側出力バッファ１の出力信号に、PERIINは周辺側入力バ
ッファ５の入力信号に、CMPOUTは比較器CMP1の比較結果
出力信号に、ＮＯＲ１０は２入力ＮＯＲゲートNOR1の出
力信号に夫々対応する。
【００２９】同図中、期間（ａ）においては信号PERIIN
は−０．３Ｖを上回っているため、比較器CMP1の出力で
あるCMPOUTは“Ｈ”である。
は−０．３Ｖを上回っているため、比較器CMP1の出力で
あるCMPOUTは“Ｈ”である。
【００３０】また、期間（ｂ）では信号PERIINが立下
り、そのレベルが−０．３Ｖを下回ったため、比較器CM
P1の動作遅延である約５ｎＳの後、CMPOUT＝“Ｌ”とな
る。これを受け、ＮＯＲ１０が“Ｈ”となり、クランプ
用トランジスタNTR1がＯＮする。
り、そのレベルが−０．３Ｖを下回ったため、比較器CM
P1の動作遅延である約５ｎＳの後、CMPOUT＝“Ｌ”とな
る。これを受け、ＮＯＲ１０が“Ｈ”となり、クランプ
用トランジスタNTR1がＯＮする。
【００３１】次に、期間（ｃ）に移ると信号PERIINは−
０．３Ｖを上回るため、再びCMPOUT＝“Ｈ”となり、Ｎ
ＯＲ１０＝“Ｌ”、クランプ用のＮＭＯＳトランジスタ
NTR1がオフとなる。
０．３Ｖを上回るため、再びCMPOUT＝“Ｈ”となり、Ｎ
ＯＲ１０＝“Ｌ”、クランプ用のＮＭＯＳトランジスタ
NTR1がオフとなる。
【００３２】この一連の動作の結果、図１１と比較して
わかるようにリンギングのレベルが低減され０．８Ｖを
下回るようになるのである。
わかるようにリンギングのレベルが低減され０．８Ｖを
下回るようになるのである。
【００３３】（２）信号STOP＝“Ｈ”の時 STOPモードにおいてはＮＯＲゲートNOR1の出力は“Ｌ”
となり、クランプ用トランジスタNTR1はＯＦＦで、入力
信号のレベルに関わらず、通常の入力バッファとして機
能する。またSTOP＝“Ｈ”によりCMP1はＤＣ電流パスが
カットされ、停止する。
となり、クランプ用トランジスタNTR1はＯＦＦで、入力
信号のレベルに関わらず、通常の入力バッファとして機
能する。またSTOP＝“Ｈ”によりCMP1はＤＣ電流パスが
カットされ、停止する。
【００３４】上述したように、本発明によれば、入力波
形のリンギングが低減されている。このため、従来、図
１１のように、ＴＴＬのロー側入力レベルスペックであ
る０．８Ｖを上回るリンギングが発生し、誤動作を引き
起こしていた問題を解決することができるのである。
形のリンギングが低減されている。このため、従来、図
１１のように、ＴＴＬのロー側入力レベルスペックであ
る０．８Ｖを上回るリンギングが発生し、誤動作を引き
起こしていた問題を解決することができるのである。
【００３５】本発明の第２の実施形態が図８に示されて
いる。同図において、アクティブクランプ付き入力バッ
ファは、入力バッファ５と、比較器CMP2と、クランプ用
トランジスタPTR1と、インバータINV1と、２入力ＮＡＮ
ＤゲートNAND1 とを含んで構成されている。本実施形態
のバッファは第１の実施形態の場合とは逆に、電源ＶDD
側にクランプ回路を付加して、波形の立上り側のリンギ
ング低減を行うものである。
いる。同図において、アクティブクランプ付き入力バッ
ファは、入力バッファ５と、比較器CMP2と、クランプ用
トランジスタPTR1と、インバータINV1と、２入力ＮＡＮ
ＤゲートNAND1 とを含んで構成されている。本実施形態
のバッファは第１の実施形態の場合とは逆に、電源ＶDD
側にクランプ回路を付加して、波形の立上り側のリンギ
ング低減を行うものである。
【００３６】次に、本発明の第３の実施形態が図９に示
されている。同図においては、比較器CMP1、クランプ用
トランジスタNTR1及び２入力ＮＯＲゲートNOR1より構成
されるグランド（ＧＮＤ）側クランプ回路と、比較器CM
P2、クランプ用トランジスタPTR1、インバータINV1及び
２入力ＮＡＮＤゲートNAND1 より構成される電源（ＶD
D）側のクランプ回路とが設けられている。この２つの
クランプ回路を設けることにより、入力波形の立上り
側、立下り側の両方のリンギングを低減できるのであ
る。
されている。同図においては、比較器CMP1、クランプ用
トランジスタNTR1及び２入力ＮＯＲゲートNOR1より構成
されるグランド（ＧＮＤ）側クランプ回路と、比較器CM
P2、クランプ用トランジスタPTR1、インバータINV1及び
２入力ＮＡＮＤゲートNAND1 より構成される電源（ＶD
D）側のクランプ回路とが設けられている。この２つの
クランプ回路を設けることにより、入力波形の立上り
側、立下り側の両方のリンギングを低減できるのであ
る。
【００３７】以上のように、従来は図１０のように、接
続ケーブル３を介してＰＣ側の出力バッファ２と入力バ
ッファ５とが接続されているだけであったが、本発明で
はアクティブクランプ回路を設けているのである。具体
的には、入力信号レベルと基準電位を比較し、比較結果
を出力する１つまたは複数の比較器と、この比較器の出
力結果によりＯＮ、ＯＦＦのコントロールが行われるプ
ルアップトランジスタ又はプルダウントランジスタとを
設けている。このアクティブクランプ回路は入力バッフ
ァの入力に規定以下の電圧レベルが印加されると、その
レベルを０Ｖにクランプしようと働く。これにより、入
力波形のアンダーシュートやオーバシュートに起因する
立上り側又は立下り側のリンギングを低減することがで
きるのである。
続ケーブル３を介してＰＣ側の出力バッファ２と入力バ
ッファ５とが接続されているだけであったが、本発明で
はアクティブクランプ回路を設けているのである。具体
的には、入力信号レベルと基準電位を比較し、比較結果
を出力する１つまたは複数の比較器と、この比較器の出
力結果によりＯＮ、ＯＦＦのコントロールが行われるプ
ルアップトランジスタ又はプルダウントランジスタとを
設けている。このアクティブクランプ回路は入力バッフ
ァの入力に規定以下の電圧レベルが印加されると、その
レベルを０Ｖにクランプしようと働く。これにより、入
力波形のアンダーシュートやオーバシュートに起因する
立上り側又は立下り側のリンギングを低減することがで
きるのである。
【００３８】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００３９】（１）前記第１の装置は上位装置であり、
前記第２の装置は下位装置であることを特徴とする請求
項１〜４のいずれかに記載のインタフェース回路。
前記第２の装置は下位装置であることを特徴とする請求
項１〜４のいずれかに記載のインタフェース回路。
【００４０】（２）前記上位装置はパーソナルコンピュ
ータであり、前記下位装置は周辺機器であることを特徴
とする（１）記載のインタフェース回路。
ータであり、前記下位装置は周辺機器であることを特徴
とする（１）記載のインタフェース回路。
【００４１】（３）前記周辺機器は、磁気ディスクドラ
イブ装置であることを特徴とする（２）記載のインタフ
ェース回路。
イブ装置であることを特徴とする（２）記載のインタフ
ェース回路。
【００４２】（４）前記周辺機器は、フロッピディスク
ドライブ装置であることを特徴とする（２）記載のイン
タフェース回路。
ドライブ装置であることを特徴とする（２）記載のイン
タフェース回路。
【００４３】（５）前記第１の装置は上位装置であり、
前記第２の装置は下位装置であることを特徴とする請求
項５〜９のいずれかに記載の入力バッファ集積回路。
前記第２の装置は下位装置であることを特徴とする請求
項５〜９のいずれかに記載の入力バッファ集積回路。
【００４４】（６）前記上位装置はパーソナルコンピュ
ータであり、前記下位装置は周辺機器であることを特徴
とする（５）記載の入力バッファ集積回路。
ータであり、前記下位装置は周辺機器であることを特徴
とする（５）記載の入力バッファ集積回路。
【００４５】（７）前記周辺機器は、磁気ディスクドラ
イブ装置であることを特徴とする（６）記載の入力バッ
ファ集積回路。
イブ装置であることを特徴とする（６）記載の入力バッ
ファ集積回路。
【００４６】（８）前記周辺機器は、フロッピディスク
ドライブ装置であることを特徴とする（６）記載の入力
バッファ集積回路。
ドライブ装置であることを特徴とする（６）記載の入力
バッファ集積回路。
【００４７】
【発明の効果】以上説明したように本発明は、所定基準
レベルとの比較結果に応じて入力信号レベルを制御する
ことにより、信号波形のリンギングを有効に防止できる
という効果がある。
レベルとの比較結果に応じて入力信号レベルを制御する
ことにより、信号波形のリンギングを有効に防止できる
という効果がある。
【図１】本発明の実施の第１の形態によるインタフェー
ス回路及びこれを含む入力バッファ集積回路の構成を示
すブロック図である。
ス回路及びこれを含む入力バッファ集積回路の構成を示
すブロック図である。
【図２】図１中の比較器の回路構成の一例を示す図であ
る。
る。
【図３】図２中のトランジスタＭ１６、Ｍ１７の動作を
示す図である。
示す図である。
【図４】図２中のトランジスタＭ１８、Ｍ１９の動作を
示す図である。
示す図である。
【図５】図２中のトランジスタＭ５、Ｍ６、Ｍ８、Ｍ９
の動作を示す図である。
の動作を示す図である。
【図６】図２中の差動比較部及び比較結果出力部のＤＣ
特性を示す図である。
特性を示す図である。
【図７】図１の動作のシミュレーション結果を示す波形
図である。
図である。
【図８】本発明の実施の第２の形態によるインタフェー
ス回路及びこれを含む入力バッファ集積回路の構成を示
すブロック図である。
ス回路及びこれを含む入力バッファ集積回路の構成を示
すブロック図である。
【図９】本発明の実施の第３の形態によるインタフェー
ス回路及びこれを含む入力バッファ集積回路の構成を示
すブロック図である。
ス回路及びこれを含む入力バッファ集積回路の構成を示
すブロック図である。
【図１０】ＰＣと周辺機器とのデータ授受を行う従来の
インターフェースの構成を示す図である。
インターフェースの構成を示す図である。
【図１１】図１０中の各信号の波形を示す図である。
１，６，４ バッファ集積回路 ２ 出力バッファ ３ ケーブル ５ 入力バッファ CMP1，CMP2 比較器 INV1 インバータ NAND1 ＮＡＮＤゲート NOR1 ＮＯＲゲート NTR1，PTR1 トランジスタ
Claims (9)
- 【請求項１】 第１の装置の出力信号を入力とする第２
の装置に設けられ前記出力信号を入力とする入力バッフ
ァへの入力信号レベルを制御するインタフェース回路で
あって、前記出力信号のレベルと所定基準レベルとの比
較結果に応じて前記入力信号レベルを制御する制御手段
を含むことを特徴とするインタフェース回路。 - 【請求項２】 前記制御手段は、前記出力信号のレベル
と前記基準レベルとを比較する比較回路と、この比較回
路の比較結果に応じてオンオフ動作して前記入力信号レ
ベルを制御するスイッチング素子とを含むことを特徴と
する請求項１記載のインタフェース回路。 - 【請求項３】 前記スイッチング素子は、前記出力信号
を伝達する信号線と電源との間に接続されたプルアップ
トランジスタであり、前記信号線と前記電源との電気的
接続状態を前記比較結果に応じて制御するようにしたこ
とを特徴とする請求項２記載のインタフェース回路。 - 【請求項４】 前記スイッチング素子は、前記出力信号
を伝達する信号線とグランドとの間に接続されたプルダ
ウントランジスタであり、前記信号線と前記グランドと
の電気的接続状態を前記比較結果に応じて制御するよう
にしたことを特徴とする請求項２記載のインタフェース
回路。 - 【請求項５】 第１の装置の出力信号を入力とする第２
の装置に設けられ前記出力信号を入力とする入力バッフ
ァと、前記第２の装置に設けられ前記入力バッファへの
入力信号レベルを制御するインタフェース回路とが１チ
ップに集積されてなる入力バッファ集積回路であって、
前記インタフェース回路は、前記出力信号のレベルと所
定基準レベルとの比較結果に応じて前記入力信号レベル
を制御する制御手段を含むことを特徴とする入力バッフ
ァ集積回路。 - 【請求項６】 前記制御手段は、前記出力信号のレベル
と前記基準レベルとを比較する比較回路と、この比較回
路の比較結果に応じてオンオフ動作して前記入力信号レ
ベルを制御するスイッチング素子とを含むことを特徴と
する請求項５記載の入力バッファ集積回路。 - 【請求項７】 前記スイッチング素子は、前記出力信号
を伝達する信号線と電源との間に接続されたプルアップ
トランジスタであり、前記信号線と前記電源との電気的
接続状態を前記比較結果に応じて制御するようにしたこ
とを特徴とする請求項６記載の入力バッファ集積回路。 - 【請求項８】 前記スイッチング素子は、前記出力信号
を伝達する信号線とグランドとの間に接続されたプルダ
ウントランジスタであり、前記信号線と前記グランドと
の電気的接続状態を前記比較結果に応じて制御するよう
にしたことを特徴とする請求項６記載の入力バッファ集
積回路。 - 【請求項９】 前記インタフェース回路を複数設け、該
回路の前記基準レベルを互いに異なる値に設定したこと
を特徴とする請求項５〜８のいずれかに記載の入力バッ
ファ集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260736A JP2000091902A (ja) | 1998-09-16 | 1998-09-16 | インタフェース回路及びこれを含む入力バッファ集積回路 |
| KR1019990037820A KR20000022948A (ko) | 1998-09-16 | 1999-09-07 | 인터페이스 회로 및 이를 구비하는 입력버퍼 집적회로 |
| US09/395,570 US6285209B1 (en) | 1998-09-16 | 1999-09-14 | Interface circuit and input buffer integrated circuit including the same |
| CN99119163A CN1250175A (zh) | 1998-09-16 | 1999-09-16 | 接口电路以及包括该接口电路的输入缓冲器集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10260736A JP2000091902A (ja) | 1998-09-16 | 1998-09-16 | インタフェース回路及びこれを含む入力バッファ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091902A true JP2000091902A (ja) | 2000-03-31 |
Family
ID=17352048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10260736A Pending JP2000091902A (ja) | 1998-09-16 | 1998-09-16 | インタフェース回路及びこれを含む入力バッファ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6285209B1 (ja) |
| JP (1) | JP2000091902A (ja) |
| KR (1) | KR20000022948A (ja) |
| CN (1) | CN1250175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011244347A (ja) * | 2010-05-20 | 2011-12-01 | Nippon Soken Inc | 差動通信装置 |
| WO2015098041A1 (ja) * | 2013-12-25 | 2015-07-02 | 株式会社ソシオネクスト | 信号電位変換回路 |
| WO2017039203A1 (ko) * | 2015-09-01 | 2017-03-09 | 주식회사 듀얼리티 | 비동기 시리얼 통신을 위한 반도체 장치 및 컨트롤러와 비동기 시리얼 통신 방법 및 시스템 |
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| US7521907B2 (en) | 2006-03-06 | 2009-04-21 | Enpirion, Inc. | Controller for a power converter and method of operating the same |
| US7893676B2 (en) * | 2006-07-20 | 2011-02-22 | Enpirion, Inc. | Driver for switch and a method of driving the same |
| US7948280B2 (en) * | 2006-10-20 | 2011-05-24 | Enpirion, Inc. | Controller including a sawtooth generator and method of operating the same |
| DE112008000041B4 (de) | 2007-01-16 | 2023-11-16 | Atmel Corp. | Integrierter Schaltkreis |
| US7876080B2 (en) * | 2007-12-27 | 2011-01-25 | Enpirion, Inc. | Power converter with monotonic turn-on for pre-charged output capacitor |
| US8410769B2 (en) * | 2008-04-16 | 2013-04-02 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8686698B2 (en) | 2008-04-16 | 2014-04-01 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8692532B2 (en) | 2008-04-16 | 2014-04-08 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US7679342B2 (en) * | 2008-04-16 | 2010-03-16 | Enpirion, Inc. | Power converter with power switch operable in controlled current mode |
| US8541991B2 (en) * | 2008-04-16 | 2013-09-24 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US9246390B2 (en) | 2008-04-16 | 2016-01-26 | Enpirion, Inc. | Power converter with controller operable in selected modes of operation |
| US8698463B2 (en) | 2008-12-29 | 2014-04-15 | Enpirion, Inc. | Power converter with a dynamically configurable controller based on a power conversion mode |
| US9548714B2 (en) | 2008-12-29 | 2017-01-17 | Altera Corporation | Power converter with a dynamically configurable controller and output filter |
| US8867295B2 (en) | 2010-12-17 | 2014-10-21 | Enpirion, Inc. | Power converter for a memory module |
| US8885695B1 (en) * | 2013-06-26 | 2014-11-11 | Global Unichip Corporation | Receiver circuit |
| US9444455B2 (en) * | 2013-12-10 | 2016-09-13 | Sandisk Technologies Llc | Load impedance adjustment for an interface of a data storage device |
| US9509217B2 (en) | 2015-04-20 | 2016-11-29 | Altera Corporation | Asymmetric power flow controller for a power converter and method of operating the same |
| TWI640163B (zh) * | 2018-02-01 | 2018-11-01 | 晨星半導體股份有限公司 | 輸入介面電路 |
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| US5541534A (en) * | 1995-02-13 | 1996-07-30 | International Business Machines Corporation | Mixed voltage interface converter |
| US5598119A (en) * | 1995-04-05 | 1997-01-28 | Hewlett-Packard Company | Method and apparatus for a load adaptive pad driver |
| JPH10126316A (ja) | 1996-10-11 | 1998-05-15 | Texas Instr Japan Ltd | 終端装置 |
| US5949249A (en) * | 1997-04-10 | 1999-09-07 | International Business Machines Corporation | Driver having inductance-controlled current slew rate |
-
1998
- 1998-09-16 JP JP10260736A patent/JP2000091902A/ja active Pending
-
1999
- 1999-09-07 KR KR1019990037820A patent/KR20000022948A/ko not_active Application Discontinuation
- 1999-09-14 US US09/395,570 patent/US6285209B1/en not_active Expired - Lifetime
- 1999-09-16 CN CN99119163A patent/CN1250175A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1250175A (zh) | 2000-04-12 |
| US6285209B1 (en) | 2001-09-04 |
| KR20000022948A (ko) | 2000-04-25 |
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